JPH0763148B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0763148B2 JPH0763148B2 JP59077920A JP7792084A JPH0763148B2 JP H0763148 B2 JPH0763148 B2 JP H0763148B2 JP 59077920 A JP59077920 A JP 59077920A JP 7792084 A JP7792084 A JP 7792084A JP H0763148 B2 JPH0763148 B2 JP H0763148B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- output
- flip
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000630 rising effect Effects 0.000 claims description 15
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 238000003708 edge detection Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号再生機器に用いることのできる位
相同期回路に関するものである。
相同期回路に関するものである。
従来例の構成とその問題点 近年、デジタルオーディオ機器が普及し始め、再生信号
からクロックを抽出する位相同期回路が重要視されてい
る。
からクロックを抽出する位相同期回路が重要視されてい
る。
以下図面を参照しながら従来の位相同期回路について説
明する。第1図は従来の位相同期回路のブロック図であ
り、1はエッジ検出器、2はローパスフィルタ(LPFと
略称する。)、3は電圧制御発振器(VCOと略称す
る。)、4は分周器、5は位相比較器で、エッジ検出器
1と分周器4の出力が位相比較器5に入力され、その出
力がLPF2を通してVCO3に入力され、VCO3の出力が分周器
4に入力される構成である。
明する。第1図は従来の位相同期回路のブロック図であ
り、1はエッジ検出器、2はローパスフィルタ(LPFと
略称する。)、3は電圧制御発振器(VCOと略称す
る。)、4は分周器、5は位相比較器で、エッジ検出器
1と分周器4の出力が位相比較器5に入力され、その出
力がLPF2を通してVCO3に入力され、VCO3の出力が分周器
4に入力される構成である。
以上のように構成された位相同期回路についてその動作
を以下に説明する。入力信号Iは第2図Iで示される如
くのデシタル信号であり、これにクロックCを以下のよ
うに位相同期させる。先ず、エッジ検出器1により、入
力信号Iの立上り及び下りエッジを検出し、1/2クロッ
ク巾のエッジ検出パルスDを発生する。
を以下に説明する。入力信号Iは第2図Iで示される如
くのデシタル信号であり、これにクロックCを以下のよ
うに位相同期させる。先ず、エッジ検出器1により、入
力信号Iの立上り及び下りエッジを検出し、1/2クロッ
ク巾のエッジ検出パルスDを発生する。
エッジ検出器の構成としては、例えば第4図に示す如く
の微分器を利用可能である。第4図において、11は抵抗
R、12はコンデンサC、13は排他的論理和ゲートであ
り、入力Iはτ=C・Rで定められる時間だけ遅れて排
他論理和ゲート13に入力され、自身との排他論理和がと
られるので、エッジが来る度にパルス巾τのパルスを出
力し、第2図Dのエッジ検出パルスが得られる。
の微分器を利用可能である。第4図において、11は抵抗
R、12はコンデンサC、13は排他的論理和ゲートであ
り、入力Iはτ=C・Rで定められる時間だけ遅れて排
他論理和ゲート13に入力され、自身との排他論理和がと
られるので、エッジが来る度にパルス巾τのパルスを出
力し、第2図Dのエッジ検出パルスが得られる。
位相比較器5は、例えば排他論理和ゲートを用いること
が可能で、上記エッジ検出器1の出力とクロックCの排
他論理和をとることにより、その出力Pは第2図Pの如
くになる。
が可能で、上記エッジ検出器1の出力とクロックCの排
他論理和をとることにより、その出力Pは第2図Pの如
くになる。
今、入力IとクロックCが正しく位相同期していれば、
入力Iのエッジは時間的にクロックCの立下りエッジと
立上りエッジの中間となり、位相比較器出力PをLPF2で
積分したものは一定の電圧となる。しかし、第2図に示
す如く、クロックCの位相が進むと位相比較器出力Pの
ハイのパルス巾が細くなり、これを積分したLPF3の出力
電圧は下る。従ってVCO3の発振周波数は下り、この出力
を分周して得られるクロックCの位相は遅れて、正しい
位相同期点にもどる。
入力Iのエッジは時間的にクロックCの立下りエッジと
立上りエッジの中間となり、位相比較器出力PをLPF2で
積分したものは一定の電圧となる。しかし、第2図に示
す如く、クロックCの位相が進むと位相比較器出力Pの
ハイのパルス巾が細くなり、これを積分したLPF3の出力
電圧は下る。従ってVCO3の発振周波数は下り、この出力
を分周して得られるクロックCの位相は遅れて、正しい
位相同期点にもどる。
クロックCの位相が遅れた場合も、上記と同様にして、
正しい位相同期が行われる。
正しい位相同期が行われる。
しかしながら、上記のような構成においては、エッジ検
出器は正確に1/2クロック巾のパルスを発生しないと、
位相比較器出力のPのデューティを50%に保てず、同期
範囲が非対称になり、同期外れを生じやすくなる。
出器は正確に1/2クロック巾のパルスを発生しないと、
位相比較器出力のPのデューティを50%に保てず、同期
範囲が非対称になり、同期外れを生じやすくなる。
又、位相比較器として排他論理和ゲートなどを用いたい
わゆる乗算型のものでは、その位相比較特性は、第3図
に示す如くになる。第3図に於て横軸は位相差、縦軸は
位相比較出力であり、入力IとクロックCの位相差が (即ち、1/4クロック)以上になると、位相比較出力は
減少し、強い帰還がかからなくなる。と云う問題点を有
していた。
わゆる乗算型のものでは、その位相比較特性は、第3図
に示す如くになる。第3図に於て横軸は位相差、縦軸は
位相比較出力であり、入力IとクロックCの位相差が (即ち、1/4クロック)以上になると、位相比較出力は
減少し、強い帰還がかからなくなる。と云う問題点を有
していた。
発明の目的 本発明の目的は、エッジ検出器の出力パルス巾を正確に
1/2クロックにする必要がなく、かつ、位相比較特性を
いわゆるのこぎり波特性に改善して同期はずれの生じ難
くい位相比較器を用いることにより、デジタル信号再生
機器の再生性能を改善することを可能とする位相同期回
路を提供することである。
1/2クロックにする必要がなく、かつ、位相比較特性を
いわゆるのこぎり波特性に改善して同期はずれの生じ難
くい位相比較器を用いることにより、デジタル信号再生
機器の再生性能を改善することを可能とする位相同期回
路を提供することである。
発明の構成 本発明の位相同期回路は、入力信号の立上りエッジ及び
立下りエッジを検出するエッジ検出器と、上記エッジ検
出器の出力とクロックの位相を比較する位相比較器と、
上記位相比較器の出力を積分するローパスフィルタと、
上記ローパスフィルタの出力電圧により発振周波数を制
御される電圧制御発振器と、上記電圧制御発振器の出力
を分周して上記クロックを出力する分周器とにより構成
され、上記位相比較器は、上記エッジ検出器の出力によ
りセットされ、上記クロックの片側エッジによりリセッ
トされる第1のフリップフロップと、上記第1のフリッ
プフロップがセットされている間、第1の電圧を出力す
る第1のスイッチ回路と、上記第1のフリップフロップ
の出力を上記クロックの同一側エッジでラッチする第2
のフリップフロップと、上記第2のフリップフロップが
セットされている期間でかつ上記クロックの最初の逆エ
ッジと次の同一側エッジで囲まれる期間、第2の電圧を
出力する第2のスイッチ回路とにより構成されることを
特徴とするものである。これにより、位相比較をフリッ
プフロップで行うことにより、正確に1/2クロック巾の
パルスを必要とせず、のこぎり波特性の位相比較器を実
現し、位相同期回路の特性を改善するものである。
立下りエッジを検出するエッジ検出器と、上記エッジ検
出器の出力とクロックの位相を比較する位相比較器と、
上記位相比較器の出力を積分するローパスフィルタと、
上記ローパスフィルタの出力電圧により発振周波数を制
御される電圧制御発振器と、上記電圧制御発振器の出力
を分周して上記クロックを出力する分周器とにより構成
され、上記位相比較器は、上記エッジ検出器の出力によ
りセットされ、上記クロックの片側エッジによりリセッ
トされる第1のフリップフロップと、上記第1のフリッ
プフロップがセットされている間、第1の電圧を出力す
る第1のスイッチ回路と、上記第1のフリップフロップ
の出力を上記クロックの同一側エッジでラッチする第2
のフリップフロップと、上記第2のフリップフロップが
セットされている期間でかつ上記クロックの最初の逆エ
ッジと次の同一側エッジで囲まれる期間、第2の電圧を
出力する第2のスイッチ回路とにより構成されることを
特徴とするものである。これにより、位相比較をフリッ
プフロップで行うことにより、正確に1/2クロック巾の
パルスを必要とせず、のこぎり波特性の位相比較器を実
現し、位相同期回路の特性を改善するものである。
実施例の説明 以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第5図は本発明の一実施例における位相同期回路のブロ
ック図を示すものである。第5図において、5は位相比
較器、6及び7はフリップフロップ、8は論理積ゲー
ト、9及び10はスイッチ回路である。他の構成要素は従
来例と同一であり、第1のフリップフロップ6の出力で
第1のスイッチ回路を開閉し、第2のフリップフロップ
7の出力とクロックCとの論理積で第2のスイッチ回路
を開閉するものである。
ック図を示すものである。第5図において、5は位相比
較器、6及び7はフリップフロップ、8は論理積ゲー
ト、9及び10はスイッチ回路である。他の構成要素は従
来例と同一であり、第1のフリップフロップ6の出力で
第1のスイッチ回路を開閉し、第2のフリップフロップ
7の出力とクロックCとの論理積で第2のスイッチ回路
を開閉するものである。
以上のように構成された本実施例の位相同期回路につい
て以下その動作を説明する。まず、入力Iの立上り及び
立下りエッジをエッジ検出回路1で検出し、第6図Dに
示すエッジ検出パルスDを発生する。エッジ検出回路と
しては第4図に示したものと同様の回路で実現可能であ
る。本実施例においては、エッジ検出パルスDの巾は1/
2クロックである必要はなく、細いほど好ましい。
て以下その動作を説明する。まず、入力Iの立上り及び
立下りエッジをエッジ検出回路1で検出し、第6図Dに
示すエッジ検出パルスDを発生する。エッジ検出回路と
しては第4図に示したものと同様の回路で実現可能であ
る。本実施例においては、エッジ検出パルスDの巾は1/
2クロックである必要はなく、細いほど好ましい。
エッジが検出されると、第1のフリップフロップ6がセ
ットされ、次に来るクロックCの立下りエッジでリセッ
トされる。その間、第1のフリップフロップ6の出力は
第1のスイッチ回路9を閉じて正の電圧VDを、第6図P
で示す如く出力する。第1のフリップフロップ6がリセ
ットされる瞬間に、第2のフリップフロップ7がセット
され、次に来るクロックCの立下りエッジでリセットさ
れる。この第2のフリップフロップ7の出力とクロック
Cの論理積が論理積ゲート8でとられ、第6図L及びP
で示す如く、上記正の電圧VDが出力された後に、1/2ク
ロック間、第2のスイッチ回路10が閉じられ、零電位の
電圧が出力される。
ットされ、次に来るクロックCの立下りエッジでリセッ
トされる。その間、第1のフリップフロップ6の出力は
第1のスイッチ回路9を閉じて正の電圧VDを、第6図P
で示す如く出力する。第1のフリップフロップ6がリセ
ットされる瞬間に、第2のフリップフロップ7がセット
され、次に来るクロックCの立下りエッジでリセットさ
れる。この第2のフリップフロップ7の出力とクロック
Cの論理積が論理積ゲート8でとられ、第6図L及びP
で示す如く、上記正の電圧VDが出力された後に、1/2ク
ロック間、第2のスイッチ回路10が閉じられ、零電位の
電圧が出力される。
今、入力IとクロックCが正しく位相同期していれば、
入力Iの立上り又は立下りエッジはクロックCの立上り
エッジと時間的に一致しており、位相比較器5の出力P
の正の電圧のパルス巾と、負の電圧のパルス巾は等しく
なり、これをローパスフィルタ2で積分すると、一定の
電圧になり、この電圧で電圧制御発振器3は一定の周波
数の信号を発振し、その出力を分周器4が分周して正し
く位相同期されたクロックCを出力する。
入力Iの立上り又は立下りエッジはクロックCの立上り
エッジと時間的に一致しており、位相比較器5の出力P
の正の電圧のパルス巾と、負の電圧のパルス巾は等しく
なり、これをローパスフィルタ2で積分すると、一定の
電圧になり、この電圧で電圧制御発振器3は一定の周波
数の信号を発振し、その出力を分周器4が分周して正し
く位相同期されたクロックCを出力する。
次に、第6図に示す如く、クロックCの位相が進むと、
位相比較器5の出力Pの正の電圧のパルス巾が狭くな
り、これをローパスフィルタ2で積分するとその出力電
圧は下り、電圧制御発振器3の発振周波数は下って、こ
れを分周器4で分周すると、クロックCの位相は遅れ、
再び正しく位相同期される。
位相比較器5の出力Pの正の電圧のパルス巾が狭くな
り、これをローパスフィルタ2で積分するとその出力電
圧は下り、電圧制御発振器3の発振周波数は下って、こ
れを分周器4で分周すると、クロックCの位相は遅れ、
再び正しく位相同期される。
クロックCの位相が遅れた場合も上記と同様にして、位
相を進める様に帰還がかかり、正しく位相同期される。
相を進める様に帰還がかかり、正しく位相同期される。
この位相比較器の位相比較特性を示すと第7図の如くの
こぎり波特性となる。第7図において横軸は位相差であ
り、縦軸は位相比較出力である。本実施例の場合、位相
差が大きくなる程、位相比較出力は大きくなり、強い帰
還がかかる。
こぎり波特性となる。第7図において横軸は位相差であ
り、縦軸は位相比較出力である。本実施例の場合、位相
差が大きくなる程、位相比較出力は大きくなり、強い帰
還がかかる。
以上のように本実施例によれば、位相比較器を第1及び
第2のフリップフロップと、第1及び第2のスイッチ回
路で構成したことにより、正確に1/2クロック巾のエッ
ジ検出パルスを必要とせず、のこぎり波特性の位相比較
器を実現している。
第2のフリップフロップと、第1及び第2のスイッチ回
路で構成したことにより、正確に1/2クロック巾のエッ
ジ検出パルスを必要とせず、のこぎり波特性の位相比較
器を実現している。
次に本発明の他の実施例について図面を参照しながら説
明する。
明する。
第8図は本発明の他の実施例における位相同期回路の位
相比較器のブロック図である。第8図において、5は位
相比較器、11及び12はフリップフロップ、13は論理和の
否定ゲート(NORゲートと略称する。)、9及び10はス
イッチ回路であり、フリップフロップ11及び12がクロッ
クCの立上りエッジで動作することが上記第1の実施例
と異る。
相比較器のブロック図である。第8図において、5は位
相比較器、11及び12はフリップフロップ、13は論理和の
否定ゲート(NORゲートと略称する。)、9及び10はス
イッチ回路であり、フリップフロップ11及び12がクロッ
クCの立上りエッジで動作することが上記第1の実施例
と異る。
以上のように構成された本実施例の位相同期回路につい
て以下その動作を説明する。位相比較器5以外の構成及
び動作は上記第1の実施例と同じである。位相比較器5
は上記の如く、第1及び第2のフリップフロップがクロ
ックCの立上りエッジで動作するので、第1のスイッチ
回路は入力Iの立上り又は立下りエッジとその直後のク
ロックCの立上りエッジとの間の期間閉じられ、正の電
圧を出力し、第2のスイッチ回路10は、上記正の電圧出
力後でクロックCがローの期間、第9図Pに示す如く零
電位の電圧を出力する。
て以下その動作を説明する。位相比較器5以外の構成及
び動作は上記第1の実施例と同じである。位相比較器5
は上記の如く、第1及び第2のフリップフロップがクロ
ックCの立上りエッジで動作するので、第1のスイッチ
回路は入力Iの立上り又は立下りエッジとその直後のク
ロックCの立上りエッジとの間の期間閉じられ、正の電
圧を出力し、第2のスイッチ回路10は、上記正の電圧出
力後でクロックCがローの期間、第9図Pに示す如く零
電位の電圧を出力する。
従って、本実施例においては正しく位相同期が行われて
いれば、入力Iの立上り又は立下りエッジはクロックC
の立下りエッジと時間的に一致しており、クロックCの
位相が進み又は遅れると、第7図に示したものと同一の
位相比較特性を示す。
いれば、入力Iの立上り又は立下りエッジはクロックC
の立下りエッジと時間的に一致しており、クロックCの
位相が進み又は遅れると、第7図に示したものと同一の
位相比較特性を示す。
以上のように本実施例によれば、位相比較器にクロック
の立上りエッジで動作する第1及び第2のフリップフロ
ップとNORゲートを用いることにより、第1の実施例と
同じ作用を実現している。
の立上りエッジで動作する第1及び第2のフリップフロ
ップとNORゲートを用いることにより、第1の実施例と
同じ作用を実現している。
なお、上の第1及び第2の実施例では、第1のスイッチ
回路は正の電圧を出力し、第2のスイッチ回路は零電位
の電圧を出力したが、この出力電圧は正と零電位の電圧
に限定されるものではなく第1のスイッチ回路で出力さ
れる電出と、第2のスイッチ回路で出力される電圧とが
異っていて、第7図に示す位相比較特性を実現できるも
のであれば何でもよい。たとえば、一般的に、互いに異
る第1及び、第2の電圧を用いることができる。さら
に、本実施例では、分周器を用いたが、この分周器の分
周数は一定の値に限定されるものではなく、電圧制御発
振器の発振周波数を正しいクロック周波数に分周できる
ものなら何でも良く、電圧制御発振器の発振周波数に依
存する。たとえば、発振周波数がクロック周波数に等し
ければ、分周数は1分の1となり、分周器は不要とな
る。
回路は正の電圧を出力し、第2のスイッチ回路は零電位
の電圧を出力したが、この出力電圧は正と零電位の電圧
に限定されるものではなく第1のスイッチ回路で出力さ
れる電出と、第2のスイッチ回路で出力される電圧とが
異っていて、第7図に示す位相比較特性を実現できるも
のであれば何でもよい。たとえば、一般的に、互いに異
る第1及び、第2の電圧を用いることができる。さら
に、本実施例では、分周器を用いたが、この分周器の分
周数は一定の値に限定されるものではなく、電圧制御発
振器の発振周波数を正しいクロック周波数に分周できる
ものなら何でも良く、電圧制御発振器の発振周波数に依
存する。たとえば、発振周波数がクロック周波数に等し
ければ、分周数は1分の1となり、分周器は不要とな
る。
発明の効果 以上の説明から明らかなように、本発明は位相比較器を
第1及び第2のフリップフロップと、その出力で制御さ
れる第1及び第2のスイッチ回路で構成しているので、
入力信号のエッジ検出パルス巾を正確に1/2にする必要
がなく、のこぎり波特性の位相比較器を実現でき、精度
を要しない回路部品で位相同期回路の性能を改善できる
と云う優れた効果が得られる。その効果により、本発明
の位相同期回路をデジタルオーディオ機器に用いれば、
その再生特性を改善できると云う効果が得られる。
第1及び第2のフリップフロップと、その出力で制御さ
れる第1及び第2のスイッチ回路で構成しているので、
入力信号のエッジ検出パルス巾を正確に1/2にする必要
がなく、のこぎり波特性の位相比較器を実現でき、精度
を要しない回路部品で位相同期回路の性能を改善できる
と云う優れた効果が得られる。その効果により、本発明
の位相同期回路をデジタルオーディオ機器に用いれば、
その再生特性を改善できると云う効果が得られる。
さらに、第1及び第2のフリップフロップをクロックの
立上りエッジで動作するもので構成しても同様の効果が
得られる。
立上りエッジで動作するもので構成しても同様の効果が
得られる。
【図面の簡単な説明】 第1図は従来の位相同期回路のブロック図、第2図はそ
の動作説明の為のタイミング図、第3図はその位相比較
特性図、第4図は従来のエッジ検出器の回路図、第5図
は本発明の一実施例における位相同期回路のブロック
図、第6図はそのタイミング図、第7図はその位相比較
特性図、第8図は本発明の他の実施例における位相比較
器のブロック図、第9図はそのタイミング図である。 1……エッジ検出器、2……ローパスフィルタ、3……
電圧制御発振器、4……分周器、5……位相比較器、6,
7,11,12……フリップフロップ、8……論理積ゲート、
9,10……スイッチ回路、13……NORゲート。
の動作説明の為のタイミング図、第3図はその位相比較
特性図、第4図は従来のエッジ検出器の回路図、第5図
は本発明の一実施例における位相同期回路のブロック
図、第6図はそのタイミング図、第7図はその位相比較
特性図、第8図は本発明の他の実施例における位相比較
器のブロック図、第9図はそのタイミング図である。 1……エッジ検出器、2……ローパスフィルタ、3……
電圧制御発振器、4……分周器、5……位相比較器、6,
7,11,12……フリップフロップ、8……論理積ゲート、
9,10……スイッチ回路、13……NORゲート。
Claims (3)
- 【請求項1】入力信号の立上りエッジ及び立下りエッジ
を検出するエッジ検出器と、上記エッジ検出器の出力と
クロックの位相を比較する位相比較器と、上記位相比較
器の出力を積分するローパスフィルタと、上記ローパス
フィルタの出力電圧により発振周波数を制御される電圧
制御発振器と、上記電圧制御発振器の出力を分周して上
記クロックを出力する分周器とにより構成され、上記位
相比較器は、上記エッジ検出器の出力によりセットさ
れ、上記クロックの片側エッジによりリセットされる第
1のフリップフロップと、上記第1のフリップフロップ
がセットされている間、第1の電圧を出力する第1のス
イッチ回路と、上記第1のフリップフロップの出力を上
記クロックの同一側エッジでラッチする第2のフリップ
フロップと、上記第2のフリップフロップがセットされ
ている期間でかつ上記クロックの最初の逆エッジと次の
同一側エッジで囲まれる期間、第2の電圧を出力する第
2のスイッチ回路とにより構成されることを特徴とする
位相同期回路。 - 【請求項2】位相比較器は、第1のフリップフロップを
リセットするクロックの片側エッジとして立下りエッジ
を用い、第2のフリップフロップの正出力とクロックと
の論理積をとる論理積回路の出力で第2のスイッチ回路
を開閉することを特徴とする特許請求の範囲第(1)項
記載の位相同期回路。 - 【請求項3】位相比較器は、第1のフリップフロップを
リセットするクロックの片側エッジとして立上りエッジ
を用い、第2のフリップフロップの反転出力とクロック
との負の論理積を取るNORゲートの出力で第2のスイッ
チ回路を開閉することを特徴とする特許請求の範囲第
(1)項記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59077920A JPH0763148B2 (ja) | 1984-04-18 | 1984-04-18 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59077920A JPH0763148B2 (ja) | 1984-04-18 | 1984-04-18 | 位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60223224A JPS60223224A (ja) | 1985-11-07 |
JPH0763148B2 true JPH0763148B2 (ja) | 1995-07-05 |
Family
ID=13647510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59077920A Expired - Lifetime JPH0763148B2 (ja) | 1984-04-18 | 1984-04-18 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0763148B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2533518B2 (ja) * | 1987-03-06 | 1996-09-11 | 株式会社日立製作所 | 位相同期回路 |
JPH0799826B2 (ja) * | 1988-04-06 | 1995-10-25 | 日本電気株式会社 | ディジタル位相誤差検出回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3986125A (en) * | 1975-10-31 | 1976-10-12 | Sperry Univac Corporation | Phase detector having a 360 linear range for periodic and aperiodic input pulse streams |
JPS58181331A (ja) * | 1982-04-16 | 1983-10-24 | Hitachi Ltd | 位相同期発振回路 |
-
1984
- 1984-04-18 JP JP59077920A patent/JPH0763148B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS60223224A (ja) | 1985-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0304791B1 (en) | Phase-locked loop having elongated time for charge and discharge | |
US4400667A (en) | Phase tolerant bit synchronizer for digital signals | |
US5170297A (en) | Current averaging data separator | |
US5834950A (en) | Phase detector which eliminates frequency ripple | |
US4365210A (en) | Data and clock recovery system having a phase-locked-loop and which controls dynamic loop response of a data stream of unknown data format | |
US4520394A (en) | Horizontal scanning frequency multiplying circuit | |
JP3649194B2 (ja) | Pll回路および光通信受信装置 | |
US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
JPS62145924A (ja) | デイジタル・フエ−ズロツクル−プ回路 | |
JPH0681129B2 (ja) | データ検出器 | |
US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
US5459765A (en) | Phase comparator for biphase coded signal including preamble with code violation | |
KR970002948B1 (ko) | 비트 클럭 재생 장치 | |
US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
JP3617456B2 (ja) | Pll回路および光通信受信装置 | |
US4184122A (en) | Digital phase comparison apparatus | |
US4580100A (en) | Phase locked loop clock recovery circuit for data reproducing apparatus | |
US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
JPH0763148B2 (ja) | 位相同期回路 | |
JP3039526B2 (ja) | Pll回路 | |
JPH08154090A (ja) | 同期信号発生装置 | |
JPS60223225A (ja) | 位相同期回路 | |
JPH07162296A (ja) | ディジタル位相同期回路 | |
JPS6129219A (ja) | 位相同期回路 | |
JPH04343524A (ja) | Pll回路 |