JP2669068B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2669068B2 JP2669068B2 JP1228542A JP22854289A JP2669068B2 JP 2669068 B2 JP2669068 B2 JP 2669068B2 JP 1228542 A JP1228542 A JP 1228542A JP 22854289 A JP22854289 A JP 22854289A JP 2669068 B2 JP2669068 B2 JP 2669068B2
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- Japan
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- voltage
- phase
- output signal
- comparator
- pll circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、セルフ・クロッキングによって情報を伝送
する系の受信側において、データ抽出に用いられるPLL
回路に関するものである。
する系の受信側において、データ抽出に用いられるPLL
回路に関するものである。
従来の技術 入力信号と位相同期をとる回路としてPLL回路があ
る。
る。
以下、従来のPLL回路について第３図を用いて説明す
る。
る。
まず、入力信号はコンパレータ１でサンプリングされ
る。
る。
次に、位相比較器２は、サンプリングされた信号と電
圧発振制御器（VCO）４の出力と位相を比較し誤差信号
を出力する。なお、このようにVCOの出力を位相比較器
にフィードバック入力する方式をセルフ・クロッキング
といい、VCO4の出力がクロックに該当する。
圧発振制御器（VCO）４の出力と位相を比較し誤差信号
を出力する。なお、このようにVCOの出力を位相比較器
にフィードバック入力する方式をセルフ・クロッキング
といい、VCO4の出力がクロックに該当する。
そして、ローパスフィルタ（LPF）３は、この誤差信
号を直流電圧に変換する。
号を直流電圧に変換する。
最後に、この直流電圧によって、VCO4の出力の発振周
波数を制御する。
波数を制御する。
発明が解決しようとする課題 しかしながら、上記従来のPLL回路は、NRZI（原デー
タが“1"のとき信号を反転して出力する方式）で変調さ
れたデジタル信号に対しては使用することができないと
いう問題があった。
タが“1"のとき信号を反転して出力する方式）で変調さ
れたデジタル信号に対しては使用することができないと
いう問題があった。
すなわち、PLL回路は、信号のエッジ（変化点）とク
ロックとを位相比較するものであるが、NRZIで変調され
た信号のエッジはデータが反転したときに相当する。
ロックとを位相比較するものであるが、NRZIで変調され
た信号のエッジはデータが反転したときに相当する。
このため、データの伝送速度がクロックの整数分の１
となったときでも、位相が同期していると判断してしま
い、その状態から抜け出せないという問題があった。
となったときでも、位相が同期していると判断してしま
い、その状態から抜け出せないという問題があった。
一方、PLL回路が位相同期できる周波数を制限するこ
とによりこの問題を解決する方法も考えられるが、これ
を実現するためにはVCOに高い精度が要求される。さら
に、この方法では、位相同期できる信号が限定されてし
まう。
とによりこの問題を解決する方法も考えられるが、これ
を実現するためにはVCOに高い精度が要求される。さら
に、この方法では、位相同期できる信号が限定されてし
まう。
本発明は、上記従来の問題点を解決するもので、位相
同期できる信号を極力広く取りつつも、正確にクロック
に位相同期した信号をえることができるPLLを提供する
ことを目的とする。
同期できる信号を極力広く取りつつも、正確にクロック
に位相同期した信号をえることができるPLLを提供する
ことを目的とする。
課題を解決するための手段 本発明は、周期ｘからｙまでの間に少なくとも１回は
変化するような入力信号と位相同期した出力信号を出力
するPLL回路において、入力信号が同期ｘ未満のときは
電圧制御発信器の発信周波数が高くなるように制御し、
入力信号が周期ｙより大きいときは電圧制御発信器の発
信周波数が低くなるように制御することを特徴とするも
のである。
変化するような入力信号と位相同期した出力信号を出力
するPLL回路において、入力信号が同期ｘ未満のときは
電圧制御発信器の発信周波数が高くなるように制御し、
入力信号が周期ｙより大きいときは電圧制御発信器の発
信周波数が低くなるように制御することを特徴とするも
のである。
作用 本発明のPLL回路により、入力信号がクロックの整数
倍分の１であるときは、位相同期を解除することができ
る。
倍分の１であるときは、位相同期を解除することができ
る。
実施例 第１図は、本発明の一実施例のPLL回路である。
一例としてCDプレイヤに用いる場合について説明す
る。
る。
この場合、一般には、Runlengh−Limited−Code（一
定周期内には必ずデータ“1"が含まれるように変換した
もの。以下、RLCという）をNRZI変調したものがPLL回路
に入力される。CDプレイヤでは、3T〜12Tまでの間には
少なくともデータ“1"が含まれるよう変換されている。
RLCを用いるのは、NRZI変調の特性上データ“0"があま
りにも連続すると、位相比較できないからである。
定周期内には必ずデータ“1"が含まれるように変換した
もの。以下、RLCという）をNRZI変調したものがPLL回路
に入力される。CDプレイヤでは、3T〜12Tまでの間には
少なくともデータ“1"が含まれるよう変換されている。
RLCを用いるのは、NRZI変調の特性上データ“0"があま
りにも連続すると、位相比較できないからである。
コンパレータ１、位相比較器２、LPF3、VCO4について
は従来のPLL回路と同じであるため、説明を省略する。
は従来のPLL回路と同じであるため、説明を省略する。
まず、ヒステリシスコンパレータ５は、ノイズを除去
するためのもので、データ“1"を出力したのちデータ
“0"を出力する入力信号のレベルと、データ“0"を出力
したのちデータ“1"を出力する入力信号のレベルとが異
なるものである。つまり、一度データ“1"を出力する
と、少々のノイズではデータ“0"を出力することにはな
らず、ノイズ除去の役割を果たすものである。
するためのもので、データ“1"を出力したのちデータ
“0"を出力する入力信号のレベルと、データ“0"を出力
したのちデータ“1"を出力する入力信号のレベルとが異
なるものである。つまり、一度データ“1"を出力する
と、少々のノイズではデータ“0"を出力することにはな
らず、ノイズ除去の役割を果たすものである。
次に、反転検出器６は、VCO4から出力されるクロック
との位相差が2T以下である場合を検出するものである。
との位相差が2T以下である場合を検出するものである。
また、反転検出器７は、VCO4から出力されるクロック
との位相差が12T以上である場合を検出するものであ
る。
との位相差が12T以上である場合を検出するものであ
る。
そして、反転検出器６、７の出力はタイマー８、９に
よって一定時間保持され、クロックとの位相差が2T以下
である場合はVCO4の周波数が上がるように制御され、12
T以上である場合はVCO4の周波数が下がるように制御さ
れる。このタイマー８、９は、反転検出器６、７の出力
は瞬時の信号であるため、一定時間のパルスに引き延ば
す役割を持つ。
よって一定時間保持され、クロックとの位相差が2T以下
である場合はVCO4の周波数が上がるように制御され、12
T以上である場合はVCO4の周波数が下がるように制御さ
れる。このタイマー８、９は、反転検出器６、７の出力
は瞬時の信号であるため、一定時間のパルスに引き延ば
す役割を持つ。
具体的には、反転検出器６、７はVCO4のクロックで入
力信号をサンプリングすることにより、信号を検出して
いる。
力信号をサンプリングすることにより、信号を検出して
いる。
これにより、VCO4の発振周波数は、3T〜11Tの間に常
に保たれるため、クロックの整数倍分の１で位相同期し
てしまうという問題を解消することができる。
に保たれるため、クロックの整数倍分の１で位相同期し
てしまうという問題を解消することができる。
なお、本実施例ではVCO4に周波数制御用入力を３本持
つ形式としたが、タイマー８、９の出力をLPF3の出力に
加減算する構成としても良い。
つ形式としたが、タイマー８、９の出力をLPF3の出力に
加減算する構成としても良い。
また、本発明のPLL回路はCDプレーヤに限られず広く
適用可能なものである。
適用可能なものである。
さらに、第２図に示すように、ヒステリシスコンパレ
ータ５はノイズを除去するものであれば良い。
ータ５はノイズを除去するものであれば良い。
発明の効果 本発明によると、NRZI変調された信号についても精度
良く位相同期した信号を得ることができる。
良く位相同期した信号を得ることができる。
第１図は本発明の一実施例におけるPLL回路、第２図は
本発明の他の実施例におけるPLL回路、第３図は従来のP
LL回路、第４図はPLL回路の動作図、第５図は伝送速度
が1/2となっても位相同期することを示すタイミング
図、第６図は最大を超える反転と最小未満の反転を検出
するタイミング図、第７図は入力信号にノイズが含まれ
ている場合の誤動作の発生を示す図である。 １……コンパレータ、２……位相比較器、３……LPF、
４……VCO、５……ヒステリシスコンパレータ、６、７
……反転検出器、８、９……タイマー。
本発明の他の実施例におけるPLL回路、第３図は従来のP
LL回路、第４図はPLL回路の動作図、第５図は伝送速度
が1/2となっても位相同期することを示すタイミング
図、第６図は最大を超える反転と最小未満の反転を検出
するタイミング図、第７図は入力信号にノイズが含まれ
ている場合の誤動作の発生を示す図である。 １……コンパレータ、２……位相比較器、３……LPF、
４……VCO、５……ヒステリシスコンパレータ、６、７
……反転検出器、８、９……タイマー。
Claims (2)
- 【請求項１】周期ｘからｙまでの間に少なくとも１回は
変化するような入力信号と位相同期した出力信号を出力
するPLL回路において、前記PLL回路は、 入力信号をサンプリングするコンパレータと、 前記コンパレータの出力信号とクロックとの位相を比較
する位相比較器と、 前記位相比較器の出力信号を直流電圧に変換するローパ
スフィルタと、 前記ローパスフィルタの出力電圧に基づいて出力信号の
発信周波数が制御され、かつ前記出力信号が前記位相比
較器のクロックとしてフィードバック入力される電圧制
御発信器と、 前記クロックに対して前記入力信号が周期ｘ未満のとき
は、一定の電圧を出力する第１の反転検出器と、 前記入力信号が周期ｙより大きいときは、一定の電圧を
出力する第２の反転検出器と、 前記電圧制御発信器の前段に設けられ、前記第１の反転
検出器からの電圧を加算し、前記第２の反転検出器から
の電圧を減算する加減算器とを有することを特徴とする
PLL回路。 - 【請求項２】周期ｘからｙまでの間に少なくとも１回は
変化するような入力信号と位相同期した出力信号を出力
するPLL回路において、前記PLL回路は、 入力信号をサンプリングするコンパレータと、 前記コンパレータの出力信号とクロックとの位相を比較
する位相比較器と、 前記位相比較器の出力信号を直流電圧に変換するローパ
スフィルタと、 前記ローパスフィルタの出力電圧、周波数増加制御端子
および周波数減少端子への入力電圧に基づいて出力信号
の発信周波数が制御され、かつ前記出力信号が前記位相
比較器のクロックとしてフィードバック入力される電圧
制御発信器と、 前記クロックに対して前記入力信号が周期ｘ未満のとき
は、一定の電圧を前記周波数増加制御端子に与える第１
の反転検出器と、 前記入力信号が周期ｙより大きいときは、一定の電圧を
前記周波数減少制御端子に与える第２の反転検出器とを
有することを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228542A JP2669068B2 (ja) | 1989-09-04 | 1989-09-04 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228542A JP2669068B2 (ja) | 1989-09-04 | 1989-09-04 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391336A JPH0391336A (ja) | 1991-04-16 |
| JP2669068B2 true JP2669068B2 (ja) | 1997-10-27 |
Family
ID=16878023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228542A Expired - Fee Related JP2669068B2 (ja) | 1989-09-04 | 1989-09-04 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669068B2 (ja) |
-
1989
- 1989-09-04 JP JP1228542A patent/JP2669068B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0391336A (ja) | 1991-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |