JP2644989B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- 239000000758 substrate Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型MOSFETに関する。
近年、電力用スイッチング素子として、DSA（Diffusi
on Self Align）法によりソース及びチャネル領域を
形成するパワーMOSFETが市場に現れている。しかしこの
素子は1000V以下の高耐圧ではオン抵抗が高くなってし
まい、大電流を流すことが難しい。これに代わる有力な
素子として、ドレイン領域にソースとは逆の導電型層を
設けることにより高抵抗層に導電変調を起こさせてオン
抵抗を下げるようにした、いわゆる導電変調型MOSFETが
知られている。その基本的な構造を第１図に示す。11は
p+−Si基板であって、この上に低不純物濃度の高抵抗n-
層12が形成され、このn-層12の表面にDSA法によりｐベ
ース層13とn+ソース層14が形成されている。即ちｐベー
ス層13を拡散形成した拡散窓をそのままn+ソース層14の
拡散窓の一部として用いて二重拡散することにより、ｐ
ベース層13の端部に自己整合的にチャネル領域19を残し
た状態でn+ソース層14が形成される。そして、チャネル
領域19上にはゲート絶縁膜15を介してゲート電極16が形
成され、ソース層14上にはベース層13に同時にオーミッ
クコンタクトするソース電極17が形成される。基板11の
裏面にはドレイン電極18が形成されている。
on Self Align）法によりソース及びチャネル領域を
形成するパワーMOSFETが市場に現れている。しかしこの
素子は1000V以下の高耐圧ではオン抵抗が高くなってし
まい、大電流を流すことが難しい。これに代わる有力な
素子として、ドレイン領域にソースとは逆の導電型層を
設けることにより高抵抗層に導電変調を起こさせてオン
抵抗を下げるようにした、いわゆる導電変調型MOSFETが
知られている。その基本的な構造を第１図に示す。11は
p+−Si基板であって、この上に低不純物濃度の高抵抗n-
層12が形成され、このn-層12の表面にDSA法によりｐベ
ース層13とn+ソース層14が形成されている。即ちｐベー
ス層13を拡散形成した拡散窓をそのままn+ソース層14の
拡散窓の一部として用いて二重拡散することにより、ｐ
ベース層13の端部に自己整合的にチャネル領域19を残し
た状態でn+ソース層14が形成される。そして、チャネル
領域19上にはゲート絶縁膜15を介してゲート電極16が形
成され、ソース層14上にはベース層13に同時にオーミッ
クコンタクトするソース電極17が形成される。基板11の
裏面にはドレイン電極18が形成されている。
この導電変調型MOSFETでは、ソース層14からチャネル
領域19を通ってn-層12に注入される電子電流に対して、
p+基板から正孔注入が起こり、この結果n-層12には多量
のキャリア蓄積による導電変調が起こる。n-層12に注入
された正孔電流はｐベース層13のソース層14直下を通
り、ソース電極17へ抜ける。
領域19を通ってn-層12に注入される電子電流に対して、
p+基板から正孔注入が起こり、この結果n-層12には多量
のキャリア蓄積による導電変調が起こる。n-層12に注入
された正孔電流はｐベース層13のソース層14直下を通
り、ソース電極17へ抜ける。
この構造はサイリスタと似ているがサイリスタは動作
しない。ソース電極17がｐベース層13とn+ソース層14を
短絡してサイリスタ動作を阻止しており、ゲート・ソー
ス間電圧を零とすれば素子はターンオンする。またこの
構造は従来のパワーMOSFETとも似ているが、ドレイン領
域にパワーMOSFETとは逆の導電型層を設けて、バイポー
ラ動作を行わせている点で異なる。
しない。ソース電極17がｐベース層13とn+ソース層14を
短絡してサイリスタ動作を阻止しており、ゲート・ソー
ス間電圧を零とすれば素子はターンオンする。またこの
構造は従来のパワーMOSFETとも似ているが、ドレイン領
域にパワーMOSFETとは逆の導電型層を設けて、バイポー
ラ動作を行わせている点で異なる。
この導電変調型MOSFETは、高耐圧代した場合にも、従
来のパワーMOSFETに比べて導電変調の結果として十分低
いオン抵抗が得られる。
来のパワーMOSFETに比べて導電変調の結果として十分低
いオン抵抗が得られる。
しかしながらこの導電変調型MOSFETにも未だ問題があ
る。即ち素子を流れる電流密度が大きくなると、ソース
層14下の横方向抵抗による電圧降下が大きくなる。そし
てｐベース層13とn+ソース層14の間が順バイアスされる
ようになるとサイリスタ動作に入り、ゲート・ソース間
バイアスを零にしても素子がオフしない、いわゆるラッ
チアップ現象を生じる。
る。即ち素子を流れる電流密度が大きくなると、ソース
層14下の横方向抵抗による電圧降下が大きくなる。そし
てｐベース層13とn+ソース層14の間が順バイアスされる
ようになるとサイリスタ動作に入り、ゲート・ソース間
バイアスを零にしても素子がオフしない、いわゆるラッ
チアップ現象を生じる。
この問題を解決するために従来は、第２図に示すよう
に、深いp+層20を拡散形成して、ｐベース層13の抵抗を
下げることが行われている。
に、深いp+層20を拡散形成して、ｐベース層13の抵抗を
下げることが行われている。
しかしこの方法だけでは、十分高い電流密度までラッ
チアップ現象を防ぐことができない。
チアップ現象を防ぐことができない。
本発明は上記の点に鑑みてなされたもので、パターン
設計により効果的に大電流領域までラッチアップ現象を
生じないようにした導電変調型MOSFETを提供することを
目的とする。
設計により効果的に大電流領域までラッチアップ現象を
生じないようにした導電変調型MOSFETを提供することを
目的とする。
本発明の導電変調型MOSFETは、高抵抗の第１導電型ベ
ース層と、前記第１導電型ベース層との間でpn接合を構
成する第２導電型ドレイン層と、前記第１導電型ベース
層表面にストライプ状をなして形成された複数本の第２
導電型ベース層と、前記第２導電型ベース層内にそのス
トライプ方向と平行にストライプ状をなして形成された
第１導電型ソース層と、前記第２導電型ベース層の前記
ソース層と第１導電型ベース層とにより挟まれた領域を
チャネル領域としこの上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ソース層と第２導電型ベース層
との双方に抵抗を介さずにオーミックコンタクトするソ
ース電極と、前記ドレイン電極にコンタクトするドレイ
ン電極とを備えてなり、前記ゲート電極下での前記第２
導電型ベース層のストライプ間の対向距離が20μｍ以下
であることを特徴とする。
ース層と、前記第１導電型ベース層との間でpn接合を構
成する第２導電型ドレイン層と、前記第１導電型ベース
層表面にストライプ状をなして形成された複数本の第２
導電型ベース層と、前記第２導電型ベース層内にそのス
トライプ方向と平行にストライプ状をなして形成された
第１導電型ソース層と、前記第２導電型ベース層の前記
ソース層と第１導電型ベース層とにより挟まれた領域を
チャネル領域としこの上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ソース層と第２導電型ベース層
との双方に抵抗を介さずにオーミックコンタクトするソ
ース電極と、前記ドレイン電極にコンタクトするドレイ
ン電極とを備えてなり、前記ゲート電極下での前記第２
導電型ベース層のストライプ間の対向距離が20μｍ以下
であることを特徴とする。
本発明は次のような考察から導かれたものである。第
１図、第２図に示すような導電変調型MOSFETにおいて、
オン時にはn-層12の全体で導電変調が起こり、一様に電
流が流れる。この電流の内ラッチングに寄与するのは、
前述のようにゲート電極16下のｐベース層13がない領域
からｐベース層13に注入されてn+ソース層14下を横方向
に流れる電流成分であり、この電流密度が大きくなり横
方向抵抗による電圧降下が大きくなるとラッチアップが
起こる。このことから、ゲート電極16下のベース層13の
対向間隔を小さくする等のパターン設計をすれば、ラッ
チアップ現象を生じ難くすることができるのである。ベ
ース層間隔を20μｍ以下に限定する理由については、以
下の実施例で明らかにする。
１図、第２図に示すような導電変調型MOSFETにおいて、
オン時にはn-層12の全体で導電変調が起こり、一様に電
流が流れる。この電流の内ラッチングに寄与するのは、
前述のようにゲート電極16下のｐベース層13がない領域
からｐベース層13に注入されてn+ソース層14下を横方向
に流れる電流成分であり、この電流密度が大きくなり横
方向抵抗による電圧降下が大きくなるとラッチアップが
起こる。このことから、ゲート電極16下のベース層13の
対向間隔を小さくする等のパターン設計をすれば、ラッ
チアップ現象を生じ難くすることができるのである。ベ
ース層間隔を20μｍ以下に限定する理由については、以
下の実施例で明らかにする。
本発明によれば、パターン設計によって簡単且つ効果
的に導電変調型MOSFETのラッチアップ現象を抑制するこ
とができる。
的に導電変調型MOSFETのラッチアップ現象を抑制するこ
とができる。
本発明の実施例を以下に説明する。第３図は一実施例
の導電変調型MOSFETを示すもので、（ａ）は平面図（但
し電極は省略）、（ｂ）は（ａ）のＡ−Ａ′断面図であ
る。この実施例はベース層がストライプ状に基板上に形
成された例である。第１図、第２図と対応する部分には
それらと同じ符号を付してある。これを製造工程に従っ
て説明する。p+Si基板11を用意し、これにエピタキシャ
ル成長により低不純物濃度で比抵抗50Ωcm以上のn-層12
を100μｍ程度形成する。次にこのn-層12の表面を酸化
してゲート酸化膜15を形成し、その上に5000ÅのポリSi
膜によるゲート電極16を形成する。この後ゲート電極16
をマスクとしてボロンを８μｍ程度拡散してｐベース層
13を形成する。次いでゲート電極16による窓の中央部の
みを酸化膜（図示せず）で覆い、この酸化膜とゲート電
極16をマスクとしてソース層形成のためのドーズ量５×
1015/cm2のAsイオン注入を行ない、熱処理してn+ソース
層14を形成する。この後CVDにより全面に酸化膜（図示
せず）を形成し、これにコンタクトホールを空けてAl膜
の蒸着、パターニングによりソース電極17を形成する。
最後に基板11の裏面にＶ−Ni−Au膜の蒸着によりドレイ
ン電極18を形成する。
の導電変調型MOSFETを示すもので、（ａ）は平面図（但
し電極は省略）、（ｂ）は（ａ）のＡ−Ａ′断面図であ
る。この実施例はベース層がストライプ状に基板上に形
成された例である。第１図、第２図と対応する部分には
それらと同じ符号を付してある。これを製造工程に従っ
て説明する。p+Si基板11を用意し、これにエピタキシャ
ル成長により低不純物濃度で比抵抗50Ωcm以上のn-層12
を100μｍ程度形成する。次にこのn-層12の表面を酸化
してゲート酸化膜15を形成し、その上に5000ÅのポリSi
膜によるゲート電極16を形成する。この後ゲート電極16
をマスクとしてボロンを８μｍ程度拡散してｐベース層
13を形成する。次いでゲート電極16による窓の中央部の
みを酸化膜（図示せず）で覆い、この酸化膜とゲート電
極16をマスクとしてソース層形成のためのドーズ量５×
1015/cm2のAsイオン注入を行ない、熱処理してn+ソース
層14を形成する。この後CVDにより全面に酸化膜（図示
せず）を形成し、これにコンタクトホールを空けてAl膜
の蒸着、パターニングによりソース電極17を形成する。
最後に基板11の裏面にＶ−Ni−Au膜の蒸着によりドレイ
ン電極18を形成する。
この実施例では、ゲート電極16下のｐベース層13の対
向距離ａを20μｍ以下と小さく設定したことが特徴であ
る。第４図はベース層13間の対向距離ａ（μｍ）とラッ
チアップを生じることなくゲートでターンオフすること
ができる電流密度IL（A/cm2）の関係を測定した実験デ
ータである。この関係は本発明者らが初めて明らかにし
たものであり、このデータからａ＝20μｍ以下であれ
ば、IL＝750A/cm2まで流してもラッチングを生じない。
IL＝750Acm2は次のような意味がある。即ちこの種の導
電変調型MOSFETは通常動作電流密度が100A/cm2である。
これに３倍の動作余裕を見込んで300A/cm2まで流せるこ
とが必要となる。一方、周囲温度が高くなるとラッチア
ップを生じ易くなり、125℃では、常温（25℃）での電
流密度の1/2.5でラッチアップを生じる。従って125℃ま
でラッチアップを生じないで動作させるための最大定格
電流密度として、300×2.5＝750A/cm2が必要となるので
ある。
向距離ａを20μｍ以下と小さく設定したことが特徴であ
る。第４図はベース層13間の対向距離ａ（μｍ）とラッ
チアップを生じることなくゲートでターンオフすること
ができる電流密度IL（A/cm2）の関係を測定した実験デ
ータである。この関係は本発明者らが初めて明らかにし
たものであり、このデータからａ＝20μｍ以下であれ
ば、IL＝750A/cm2まで流してもラッチングを生じない。
IL＝750Acm2は次のような意味がある。即ちこの種の導
電変調型MOSFETは通常動作電流密度が100A/cm2である。
これに３倍の動作余裕を見込んで300A/cm2まで流せるこ
とが必要となる。一方、周囲温度が高くなるとラッチア
ップを生じ易くなり、125℃では、常温（25℃）での電
流密度の1/2.5でラッチアップを生じる。従って125℃ま
でラッチアップを生じないで動作させるための最大定格
電流密度として、300×2.5＝750A/cm2が必要となるので
ある。
こうして本実施例によれば、ベース層間距離を20μｍ
以下と設定ることによって、750A/cm2までラッチアップ
を生じない導電変調型MOSFETが得られる。また例えば、
上記実施例においてゲート電極16の幅を20μｍに設定す
れば、ｐベース層間の対向距離ａは７〜10μｍとなり、
第４図から、約1500a/cm2まで流せる導電変調型MOSFET
が得られる。
以下と設定ることによって、750A/cm2までラッチアップ
を生じない導電変調型MOSFETが得られる。また例えば、
上記実施例においてゲート電極16の幅を20μｍに設定す
れば、ｐベース層間の対向距離ａは７〜10μｍとなり、
第４図から、約1500a/cm2まで流せる導電変調型MOSFET
が得られる。
本発明は、第２図のようにソース層下にp+層を拡散形
成する技術を組み合わせた場合も有効である。
成する技術を組み合わせた場合も有効である。
また以上では、p+Si基板11を出発基板とする場合を説
明したが、n-層12を出発基板してドレインとなるp+層を
拡散により形成する場合にも本発明は有効である。
明したが、n-層12を出発基板してドレインとなるp+層を
拡散により形成する場合にも本発明は有効である。
第１図は一般的な導電変調型MOSFETを示す断面図、第２
図はこれを改良した導電変調型MOSFETを示す断面図、第
３図（ａ）、（ｂ）は本発明の一実施例の導電変調型MO
SFETを示す平面図とそのＡ−Ａ′断面図、第４図は本発
明の効果を説明するための実験データを示す図である。 11……p+Si基板、12……n-層、13……ｐベース層、14…
…n+ソース層、15……ゲート酸化膜、16……ゲート電
極、17……ソース電極、18……ドレイン電極、19……チ
ャネル領域。
図はこれを改良した導電変調型MOSFETを示す断面図、第
３図（ａ）、（ｂ）は本発明の一実施例の導電変調型MO
SFETを示す平面図とそのＡ−Ａ′断面図、第４図は本発
明の効果を説明するための実験データを示す図である。 11……p+Si基板、12……n-層、13……ｐベース層、14…
…n+ソース層、15……ゲート酸化膜、16……ゲート電
極、17……ソース電極、18……ドレイン電極、19……チ
ャネル領域。
Claims (1)
- 【請求項１】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層との間でpn接合を構成する第２
導電型ドレイン層と、 前記第１導電型ベース層表面にストライプ状をなして形
成された複数本の第２導電型ベース層と、 前記第２導電型ベース層内にそのストライプ方向と平行
にストライプ状をなして形成された第１導電型ソース層
と、 前記第２導電型ベース層の前記ソース層と第１導電型ベ
ース層とにより挟まれた領域をチャネル領域としこの上
にゲート絶縁膜を介して形成されたゲート電極と、 前記ソース層と第２導電型ベース層との双方に抵抗を介
さずにオーミックコンタクトするソース電極と、 前記ドレイン電極にコンタクトするドレイン電極と を備えてなり、 前記ゲート電極下での前記第２導電型ベース層のストラ
イプ間の対向距離が20μｍ以下であることを特徴とする
導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092444A JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092444A JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10424191A Division JPH0648730B2 (ja) | 1991-05-09 | 1991-05-09 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236265A JPS60236265A (ja) | 1985-11-25 |
| JP2644989B2 true JP2644989B2 (ja) | 1997-08-25 |
Family
ID=14054578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092444A Expired - Lifetime JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644989B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01262668A (ja) * | 1988-04-13 | 1989-10-19 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPH0783117B2 (ja) * | 1988-04-15 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPH0821714B2 (ja) * | 1988-12-06 | 1996-03-04 | サンケン電気株式会社 | 絶縁ゲート電界効果トランジスタ |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| JP4882214B2 (ja) * | 2004-09-17 | 2012-02-22 | 富士電機株式会社 | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2507820A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee |
-
1984
- 1984-05-09 JP JP59092444A patent/JP2644989B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60236265A (ja) | 1985-11-25 |
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| EXPY | Cancellation because of completion of term |