JPH01262668A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH01262668A JPH01262668A JP63092160A JP9216088A JPH01262668A JP H01262668 A JPH01262668 A JP H01262668A JP 63092160 A JP63092160 A JP 63092160A JP 9216088 A JP9216088 A JP 9216088A JP H01262668 A JPH01262668 A JP H01262668A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果型半導体装置に関し、さらに詳し
くは、パワーMO3FETにおける破壊耐量の改善に係
るものである。
くは、パワーMO3FETにおける破壊耐量の改善に係
るものである。
従来例でのこの種のパワーMO5FET、こ)では、n
チャネル形パワーMOS F ETにおける多角形に形
成された基本MOSユニットセル部分の平面パターンを
第4図に示し、また、同上第4図に招けるV−V線部の
概要断面構造を第5図に模式的に示しである。
チャネル形パワーMOS F ETにおける多角形に形
成された基本MOSユニットセル部分の平面パターンを
第4図に示し、また、同上第4図に招けるV−V線部の
概要断面構造を第5図に模式的に示しである。
すなわち、これらの第4図、および第5図に示す従来例
装置の構成おいて、符号1aはn“形ドレイン領域、1
bはこのn−形ドレイン領域1aの表面側に゛形成され
たn−形ドレイン領域である。
装置の構成おいて、符号1aはn“形ドレイン領域、1
bはこのn−形ドレイン領域1aの表面側に゛形成され
たn−形ドレイン領域である。
また、2aは前記n−形トドレイン領域bの表面部にあ
って、それぞれに多角形状、こSでは、四角形状をなし
て選択的に形成された複数からなるρ形半導体領域、3
はこれらの各p形半導体領域2a内での各コーナ一部を
含んだ表面部の全周囲にあって、その中央部をあけるよ
うにそれぞれ選択的に形成されたn+形ソース領域、4
は前記n−形ドレイン領域1bと各n′″形ソース領域
3との間に形成されるチャネル形成領域である。
って、それぞれに多角形状、こSでは、四角形状をなし
て選択的に形成された複数からなるρ形半導体領域、3
はこれらの各p形半導体領域2a内での各コーナ一部を
含んだ表面部の全周囲にあって、その中央部をあけるよ
うにそれぞれ選択的に形成されたn+形ソース領域、4
は前記n−形ドレイン領域1bと各n′″形ソース領域
3との間に形成されるチャネル形成領域である。
さらに、5は前記チャネル形成領域4を共通に覆うゲー
ト絶縁膜、6は前記各チャネル形成領域4.4間でのゲ
ート絶縁膜5上に形成されたゲート電極、7は前記各n
+形ソース領域3の一部表面領域と各p形半導体領域2
a内での中央部表面とを短絡接続するようにして形成さ
れたソース電極、8は前記ゲート電極6とソース電極7
とを絶縁する層間絶縁膜、9は前記n′″形ドレイン領
域1aの裏面側に形成されたドレイン電極である。
ト絶縁膜、6は前記各チャネル形成領域4.4間でのゲ
ート絶縁膜5上に形成されたゲート電極、7は前記各n
+形ソース領域3の一部表面領域と各p形半導体領域2
a内での中央部表面とを短絡接続するようにして形成さ
れたソース電極、8は前記ゲート電極6とソース電極7
とを絶縁する層間絶縁膜、9は前記n′″形ドレイン領
域1aの裏面側に形成されたドレイン電極である。
つまり、この従来例によるnチャネル形パワーMOS
F ETの場合には、第4図の平面パターンに見られる
通り、多角形に形成された基本MOSユニットセルの複
数個を、これらが相互に隣接するように並列に配置接続
して構成させたものである。
F ETの場合には、第4図の平面パターンに見られる
通り、多角形に形成された基本MOSユニットセルの複
数個を、これらが相互に隣接するように並列に配置接続
して構成させたものである。
しかして、この従来例によるnチャネル形パワーMOS
FETにおいては、ドレイン電極9とソース電極7との
間にドレイン電圧を印加させている状態で、ゲート電!
46とソース電極7との間にゲート電圧を印加させるこ
とで、チャネル形成領域4にチャネルが形成され、これ
によってこれらのドレイン電極9とソース電極7との間
にドレイン電流が流れるもので、この場合、前記ゲート
電圧の制御によってドレイン電流を制御し得るのである
。
FETにおいては、ドレイン電極9とソース電極7との
間にドレイン電圧を印加させている状態で、ゲート電!
46とソース電極7との間にゲート電圧を印加させるこ
とで、チャネル形成領域4にチャネルが形成され、これ
によってこれらのドレイン電極9とソース電極7との間
にドレイン電流が流れるもので、この場合、前記ゲート
電圧の制御によってドレイン電流を制御し得るのである
。
なお、こ工で、前記ソース電極7によるところの、前記
各p形半導体領域2a内での中央部表面とn”形ソース
領域3の一部表面領域との間の短絡接続は、前記チャネ
ル形成領域4の電位を固定させるために必要かつ不可欠
なものである。
各p形半導体領域2a内での中央部表面とn”形ソース
領域3の一部表面領域との間の短絡接続は、前記チャネ
ル形成領域4の電位を固定させるために必要かつ不可欠
なものである。
そしてまた、この従来例によるnチャネル形パワーMO
5FETでのゲートしきい値電圧は、ゲート絶縁膜5の
厚さとチャネル形成領域4の不純物濃度とによって制御
設定されており、このnチャネル形パワーMO5FET
の場合、多数の基本MOSユニットセルを均一動作させ
るために、チャネル形成領域4とn+形リソース領域3
を、ゲート電極6の同一パターンから不純物拡散させ、
その横方向拡散の差によってチャネル長を決定するよう
にしている。
5FETでのゲートしきい値電圧は、ゲート絶縁膜5の
厚さとチャネル形成領域4の不純物濃度とによって制御
設定されており、このnチャネル形パワーMO5FET
の場合、多数の基本MOSユニットセルを均一動作させ
るために、チャネル形成領域4とn+形リソース領域3
を、ゲート電極6の同一パターンから不純物拡散させ、
その横方向拡散の差によってチャネル長を決定するよう
にしている。
こ工で、前記チャネル形成領域4の不純物濃度分布は、
第6図に示す通りであり、この場合、同図中におけるa
点部分の不純物濃度が最も高く、このa点部分によって
前記ゲートしきい値電圧が決定される。
第6図に示す通りであり、この場合、同図中におけるa
点部分の不純物濃度が最も高く、このa点部分によって
前記ゲートしきい値電圧が決定される。
前記したように、従来例による多角形に形成された基本
MOSユニットセルの複数個を相互に隣接配置させて構
成するパワーMOS F ETにおいては、その平面パ
ターンの態様が、第4図に示す通りになり、また、その
出力特性は、第7図に示す通りである。
MOSユニットセルの複数個を相互に隣接配置させて構
成するパワーMOS F ETにおいては、その平面パ
ターンの態様が、第4図に示す通りになり、また、その
出力特性は、第7図に示す通りである。
しかして、このようなパワーMOS F ETにあって
は、一般に、装置内部に降伏電流が流れた場合、これが
瞬時に破壊される傾向をもつことが知られている。
は、一般に、装置内部に降伏電流が流れた場合、これが
瞬時に破壊される傾向をもつことが知られている。
このパワーMO3FETにおける破壊モードを第8図(
a) 、 (b)について述べる。この第8図(a)。
a) 、 (b)について述べる。この第8図(a)。
(b)は前記基本MOSユニットセル部分での作用を説
明するための等価回路を加えたそれぞれに断面説明図で
ある。
明するための等価回路を加えたそれぞれに断面説明図で
ある。
すなわち、これらの第8図(a) 、 (b)において
、今、ソース電極7とドレイン電極9との間に印加され
ているドレイン電圧を増加させてゆき、この印加電圧が
n−形ドレイン領域1bとp形半導体領域2aとの間の
降伏電圧値に達すると、同図(a)中に矢印で示した降
伏電流が流れる。そして、この場合、n+形リソース領
域3直下には、同図(b)中に見られるように、実質的
にバイポーラトランジスタTrが寄生された構成となる
ために、このn+形リソース領域3下に流れ込む降伏電
流Jcは、寄生トランジス、りTrのベース抵抗Ra、
を経てソース電極7へ流れ、これが次式(1)。
、今、ソース電極7とドレイン電極9との間に印加され
ているドレイン電圧を増加させてゆき、この印加電圧が
n−形ドレイン領域1bとp形半導体領域2aとの間の
降伏電圧値に達すると、同図(a)中に矢印で示した降
伏電流が流れる。そして、この場合、n+形リソース領
域3直下には、同図(b)中に見られるように、実質的
にバイポーラトランジスタTrが寄生された構成となる
ために、このn+形リソース領域3下に流れ込む降伏電
流Jcは、寄生トランジス、りTrのベース抵抗Ra、
を経てソース電極7へ流れ、これが次式(1)。
Jcx Ra>0.6 (v ) ・”
(1)の条件を満たしたとき、この寄生トランジスタT
rが導通されて、その導通後、装置がブロッキング状態
におちいり、このためにパワーMO3FET自身が、短
時間のうちに破壊されるに至る。そして、この場合、寄
生トランジスタTrのベース抵抗Raは、チャネル形成
領域4の不純物濃度、ひいては、ゲートしきい値電圧に
依存する。
(1)の条件を満たしたとき、この寄生トランジスタT
rが導通されて、その導通後、装置がブロッキング状態
におちいり、このためにパワーMO3FET自身が、短
時間のうちに破壊されるに至る。そして、この場合、寄
生トランジスタTrのベース抵抗Raは、チャネル形成
領域4の不純物濃度、ひいては、ゲートしきい値電圧に
依存する。
この発明は、従来のこのような問題点を解消するために
なされたものであって、その目的とするところは、パワ
ーMOS F ETでの装置構成の破壊耐量を十分に向
上させ得るようにした。この種の電界効果型半導体装置
、こSでは、多角形に形成された基本MOSユニットセ
ルの複数個を相互に隣接配置させて構成するパワーMO
3FETを提供することである。
なされたものであって、その目的とするところは、パワ
ーMOS F ETでの装置構成の破壊耐量を十分に向
上させ得るようにした。この種の電界効果型半導体装置
、こSでは、多角形に形成された基本MOSユニットセ
ルの複数個を相互に隣接配置させて構成するパワーMO
3FETを提供することである。
(課題を解決するための手段)
前記の目的を達成するために、この発明に係る電界効果
型半導体装置は、第2導電形の高濃度半導体領域を形成
した後、第1導電形の低濃度不純物を選択的に導入拡散
して低濃度拡散領域を形成させ、さらに、この低濃度拡
rIi領域内に第1導電形のソース領域を形成させるよ
うにしたものである。
型半導体装置は、第2導電形の高濃度半導体領域を形成
した後、第1導電形の低濃度不純物を選択的に導入拡散
して低濃度拡散領域を形成させ、さらに、この低濃度拡
rIi領域内に第1導電形のソース領域を形成させるよ
うにしたものである。
すなわち、この発明は、多角形に形成された基本電界効
果ユニットセルの複数個を、相互に隣接配置させて構成
する電界効果型半導体装置であって、第1導電形のドレ
イン領域と、このドレイン領域の表面部に選択的に形成
された第2導電形の高濃度半導体領域と、この高濃度半
導体領域内に中央部をあけて選択的に形成された第1導
電形のソース領域と、前記ドレイン領域とソース領域と
の間のチャネル形成領域の表面を覆うゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、前記ソ
ース領域、および高濃度半導体領域の中央部表面上に選
択的に形成されたソース電極とを少なくとも備え、前記
第1導電形のソース領域の近傍にあって、館記第2導電
形の高濃度半導体領域の不純物濃度を低下させるための
、第1導電形の低濃度不純物を導入拡散させてなる低濃
度拡散領域を形成させたことを特徴とする電界効果型半
導体装置である。
果ユニットセルの複数個を、相互に隣接配置させて構成
する電界効果型半導体装置であって、第1導電形のドレ
イン領域と、このドレイン領域の表面部に選択的に形成
された第2導電形の高濃度半導体領域と、この高濃度半
導体領域内に中央部をあけて選択的に形成された第1導
電形のソース領域と、前記ドレイン領域とソース領域と
の間のチャネル形成領域の表面を覆うゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、前記ソ
ース領域、および高濃度半導体領域の中央部表面上に選
択的に形成されたソース電極とを少なくとも備え、前記
第1導電形のソース領域の近傍にあって、館記第2導電
形の高濃度半導体領域の不純物濃度を低下させるための
、第1導電形の低濃度不純物を導入拡散させてなる低濃
度拡散領域を形成させたことを特徴とする電界効果型半
導体装置である。
従って、この発明装置においては、第2導電形の半導体
領域内での第1導電形のソース領域の近傍に、第1導電
形の低濃度不純物を導入拡散させた低濃度拡散領域を形
成させることによって、同該当部分での第2導電形の半
導体領域の不純物濃度を低下させるようにしたので、ゲ
ート絶縁耐圧を低下させずに、この第2導電形の半導体
領域を高濃度に形成できて、寄生トランジスタのベース
抵抗が小さくなり、この寄生トランジスタが低い降伏電
流によって導通する惧れを効果的に回避できるもので、
その結果、装置構成の破壊耐量を格段に向上し得るので
ある。
領域内での第1導電形のソース領域の近傍に、第1導電
形の低濃度不純物を導入拡散させた低濃度拡散領域を形
成させることによって、同該当部分での第2導電形の半
導体領域の不純物濃度を低下させるようにしたので、ゲ
ート絶縁耐圧を低下させずに、この第2導電形の半導体
領域を高濃度に形成できて、寄生トランジスタのベース
抵抗が小さくなり、この寄生トランジスタが低い降伏電
流によって導通する惧れを効果的に回避できるもので、
その結果、装置構成の破壊耐量を格段に向上し得るので
ある。
以下、この発明に係る電界効果型半導体装置。
こ1では、パワーMO3FETでの一実施例につき、第
1図ないし第3図を参照して詳細に説明する。
1図ないし第3図を参照して詳細に説明する。
第1図はこの実施例を適用したnチャネル形パワーMO
SFETでの多角形に形成された基本MOSユニットセ
ル部分の概要構成を模式的に示す断面図、第2図は同上
チャネル形成領域での不純物濃度分布を示すグラフであ
って、これらの第1図、第2図実施例において、前記第
5図、第6図従来例と同一符号は同一または相当部分を
表わしている。
SFETでの多角形に形成された基本MOSユニットセ
ル部分の概要構成を模式的に示す断面図、第2図は同上
チャネル形成領域での不純物濃度分布を示すグラフであ
って、これらの第1図、第2図実施例において、前記第
5図、第6図従来例と同一符号は同一または相当部分を
表わしている。
すなわち、この第1図に示す実施例装置の構成おいても
、符号1aはロ0形ドレイン領域、1bはこのn+形ト
ドレイン領域1a表面側に形成されたn−形ドレイン領
域である。
、符号1aはロ0形ドレイン領域、1bはこのn+形ト
ドレイン領域1a表面側に形成されたn−形ドレイン領
域である。
また、2は前記n−形トドレイン領域bの表面部にあっ
て、それぞれに多角形状、こ\では、四角形状をなして
選択的に形成された複数からなるp″″形半導体領域、
3はこれらの各p++半導体領域2内での各コーナ一部
を含んだ表面部の全周囲に、その中央部をあけるように
してそれぞれ選択的に形成されたn+形ソース領域であ
り、このn+形のソース領域3の近傍、つまり、前記p
++半導体領域2側には、その不純物濃度を相殺して低
下させるための、ロー形不純物を導入拡散させたn−形
拡散領域10を形成させである。
て、それぞれに多角形状、こ\では、四角形状をなして
選択的に形成された複数からなるp″″形半導体領域、
3はこれらの各p++半導体領域2内での各コーナ一部
を含んだ表面部の全周囲に、その中央部をあけるように
してそれぞれ選択的に形成されたn+形ソース領域であ
り、このn+形のソース領域3の近傍、つまり、前記p
++半導体領域2側には、その不純物濃度を相殺して低
下させるための、ロー形不純物を導入拡散させたn−形
拡散領域10を形成させである。
さらに、4は前記ロー形ドレイン領域1bと各n″″形
ソース領域3との間に形成されるチャネル形成領域、5
は前記チャネル形成領域4を共通に覆うゲート絶縁膜、
6は前記各チャネル形成領域4.4間でのゲート絶縁膜
5上に形成されたゲート電極、7は前記各n+形ソース
領域3の一部表面領域と各p″″形半導体領域2内での
中央部表面とを短絡接続するようにして形成されたソー
ス電極、8は前記ゲート電極6とソース電極7とを絶縁
する層間絶縁膜、9は前記n+形トドレイン領域aの裏
面側に形成されたドレイン電極である。
ソース領域3との間に形成されるチャネル形成領域、5
は前記チャネル形成領域4を共通に覆うゲート絶縁膜、
6は前記各チャネル形成領域4.4間でのゲート絶縁膜
5上に形成されたゲート電極、7は前記各n+形ソース
領域3の一部表面領域と各p″″形半導体領域2内での
中央部表面とを短絡接続するようにして形成されたソー
ス電極、8は前記ゲート電極6とソース電極7とを絶縁
する層間絶縁膜、9は前記n+形トドレイン領域aの裏
面側に形成されたドレイン電極である。
この第1図実施例によるnチャネル形パワーMO5FE
Tの場合にも、あらためてその平面パターンを図示して
はいないが、前記第4図に示した従来例構成と同様に、
多角形に形成された基本MOSユニットセルの複数個を
、これらが相互に隣接するように並列に配置接続して構
成させたものである。
Tの場合にも、あらためてその平面パターンを図示して
はいないが、前記第4図に示した従来例構成と同様に、
多角形に形成された基本MOSユニットセルの複数個を
、これらが相互に隣接するように並列に配置接続して構
成させたものである。
こシで、前記従来例において述べた如く、基本MOSユ
ニットセルを構成させるため、半導体領域2内にチャネ
ル形成領域4を形成させるには、まず、この半導体領域
2内にソース領域3を形成する必要があり、この結果、
その内部には、必然的にバイポーラトランジスタTrが
寄生する構造にならざるを得ない。そして、この寄生ト
ランジスタTrを導通させないようにする。換言すると
、装置の破壊耐量を向上させるためには、前記した式(
1)における「降伏電流Jcと寄生トランジスタT「の
ベース抵抗Raとの積」の数値を可及的に小さくするこ
とが必要である。
ニットセルを構成させるため、半導体領域2内にチャネ
ル形成領域4を形成させるには、まず、この半導体領域
2内にソース領域3を形成する必要があり、この結果、
その内部には、必然的にバイポーラトランジスタTrが
寄生する構造にならざるを得ない。そして、この寄生ト
ランジスタTrを導通させないようにする。換言すると
、装置の破壊耐量を向上させるためには、前記した式(
1)における「降伏電流Jcと寄生トランジスタT「の
ベース抵抗Raとの積」の数値を可及的に小さくするこ
とが必要である。
しかして、前記寄生トランジスタTrのベース抵抗Ra
を小さくさせるため、 p形半導体領域2aの不純物濃
度を高くすることは、とりも直さずチャネル形成領域4
の不純物濃度を高くすることをも意味し、結果的には、
装置のゲートしきい値電圧が所定値よりも大きくなるの
を免れ難い。そして、この場合の対策の一つとして、ゲ
ート絶縁膜5を薄くさせて、そのゲートしきい値電圧を
所定値に保持することが考えられるのであるが、一方で
、薄くされたゲート絶縁膜は、ゲート絶縁耐圧の低下を
きたすことから、その厚ざを薄くするのに自ずから限界
がある。
を小さくさせるため、 p形半導体領域2aの不純物濃
度を高くすることは、とりも直さずチャネル形成領域4
の不純物濃度を高くすることをも意味し、結果的には、
装置のゲートしきい値電圧が所定値よりも大きくなるの
を免れ難い。そして、この場合の対策の一つとして、ゲ
ート絶縁膜5を薄くさせて、そのゲートしきい値電圧を
所定値に保持することが考えられるのであるが、一方で
、薄くされたゲート絶縁膜は、ゲート絶縁耐圧の低下を
きたすことから、その厚ざを薄くするのに自ずから限界
がある。
そこで、この第1図に示す実施例構成においては、1ゲ
ート絶縁[5の膜厚の薄層化で所定のゲートしきい値電
圧を得るようにせずに、ゲート電極6のパターンから、
p++半導体領域2を拡散形成させた上で、まず、n−
形不純物を選択的に導入拡散してn−形拡散領域1(+
を形成させ、ついで、同様にn4−形ソース領域3を形
成させるようにしたものである。そして、このとき、前
記n−形拡散領域lOについては、これを、p++半導
体領域2よりも浅く、かつn1形ソース領域3よりも深
く形成させることで、実質的には、n1形ソース領域3
に接した近傍に同n”形拡散領域10が存在するように
形成させる。
ート絶縁[5の膜厚の薄層化で所定のゲートしきい値電
圧を得るようにせずに、ゲート電極6のパターンから、
p++半導体領域2を拡散形成させた上で、まず、n−
形不純物を選択的に導入拡散してn−形拡散領域1(+
を形成させ、ついで、同様にn4−形ソース領域3を形
成させるようにしたものである。そして、このとき、前
記n−形拡散領域lOについては、これを、p++半導
体領域2よりも浅く、かつn1形ソース領域3よりも深
く形成させることで、実質的には、n1形ソース領域3
に接した近傍に同n”形拡散領域10が存在するように
形成させる。
従って、この第1図実施例構成の場合、n+形のソース
領域3の近傍に形成されるn−形拡散領域10によって
は、第2図に見られるように、ゲートしきい値電圧を決
定するpゝ形半導体領域2での該当部分の不純物濃度が
相殺されることになって、ゲート絶縁膜を薄くすること
、換言すると、ゲート絶縁耐圧を低下させずに、基本M
OSユニットセル内でのこのゲートしきい値電圧を所期
通りに低下し得ると共に、その結果として、寄生トラン
ジスタTrのベース抵抗Raを、従来例構成のものより
も小さくできる。つまり、この寄生トランジスタTrの
導通条件である前記式(1)の(JcxRa)を小さく
し待て、従来例構成でのように、寄生トランジスタが低
い降伏電流によって導通状態になるのを効果的に回避で
きるもので、その結果として、装置構成に要求される破
壊耐量を十分に向上し得るのである。
領域3の近傍に形成されるn−形拡散領域10によって
は、第2図に見られるように、ゲートしきい値電圧を決
定するpゝ形半導体領域2での該当部分の不純物濃度が
相殺されることになって、ゲート絶縁膜を薄くすること
、換言すると、ゲート絶縁耐圧を低下させずに、基本M
OSユニットセル内でのこのゲートしきい値電圧を所期
通りに低下し得ると共に、その結果として、寄生トラン
ジスタTrのベース抵抗Raを、従来例構成のものより
も小さくできる。つまり、この寄生トランジスタTrの
導通条件である前記式(1)の(JcxRa)を小さく
し待て、従来例構成でのように、寄生トランジスタが低
い降伏電流によって導通状態になるのを効果的に回避で
きるもので、その結果として、装置構成に要求される破
壊耐量を十分に向上し得るのである。
また、第3図はこの発明の他の実施例を適用したnチャ
ネル形パワーMOSFETでの多角形に形成された基本
MOSユニットセル部分の概要構成を模式的に示す断面
図であり、この第3図実施例装置の構成においては、前
記第1図実施例構成でn1形ソース領域3に接する近傍
に形成されていたn−形拡散領域IOを、口“形ソース
領域3の近傍ではあっても、チャネル形成領域4側に形
成させ、これによって同様に装置のゲートしきい値電圧
をffdJ御するようにしたもので、前例と同様な作用
。
ネル形パワーMOSFETでの多角形に形成された基本
MOSユニットセル部分の概要構成を模式的に示す断面
図であり、この第3図実施例装置の構成においては、前
記第1図実施例構成でn1形ソース領域3に接する近傍
に形成されていたn−形拡散領域IOを、口“形ソース
領域3の近傍ではあっても、チャネル形成領域4側に形
成させ、これによって同様に装置のゲートしきい値電圧
をffdJ御するようにしたもので、前例と同様な作用
。
効果を得ることができる。
なお、前記各実施例構成においては、この発明をnチャ
ネル形MOSFETに適用する場合について述べたが、
この構成をpチャネル形MO3FET、もしくは、IG
BTなどに対しても適用できて、それぞれに同様な作用
、効果を得られることは勿論である。
ネル形MOSFETに適用する場合について述べたが、
この構成をpチャネル形MO3FET、もしくは、IG
BTなどに対しても適用できて、それぞれに同様な作用
、効果を得られることは勿論である。
以上詳述したように、この発明装置によれば、第2導電
形の半導体領域内での、第1導電形のソース領域のチャ
ネル形成領域を含んだ近傍に、第1導電形の低濃度不純
物を導入拡散した低濃度拡散領域を形成させ、同該当部
分での第2導電形の半導体領域の不純物濃度を低下させ
るようにしたので、ゲート絶縁耐圧を低下させずに、こ
の第2導電形の半導体領域を高濃度に形成でき、これに
より寄生トランジスタのベース抵抗を小さくし得て、こ
の寄生トランジスタが低い降伏電流によって導通する惧
れを効果的に回避できるのであり、結果的に装置構成の
破壊耐量を格段に向上させ得るものである。
形の半導体領域内での、第1導電形のソース領域のチャ
ネル形成領域を含んだ近傍に、第1導電形の低濃度不純
物を導入拡散した低濃度拡散領域を形成させ、同該当部
分での第2導電形の半導体領域の不純物濃度を低下させ
るようにしたので、ゲート絶縁耐圧を低下させずに、こ
の第2導電形の半導体領域を高濃度に形成でき、これに
より寄生トランジスタのベース抵抗を小さくし得て、こ
の寄生トランジスタが低い降伏電流によって導通する惧
れを効果的に回避できるのであり、結果的に装置構成の
破壊耐量を格段に向上させ得るものである。
第1図はこの発明に係る電界効果型半導体装置の一実施
例を適用したnチャネル形パワーMO5FETでの多角
形に形成された基本MOSユニットセル部分の概要構成
を模式的に示す断面図、第2図は同上チャネル形成領域
での不純物濃度分布を示すグラフ、第3図は他の実施例
による同上装置の基本MOSユニットセル部分の概要構
成を模式的に示す断面図であり、また、第4図は従来例
による同上装置の基本MOSユニットセル部分を示す平
面パターン図、第5図は同第4図におけるv−vLa部
の概要構成を模式的に示す断面図、第6図は同上チャネ
ル形成領域での不純物濃度分布を示すグラフ、第7図は
同上出力特性を示す説明図、第8図(a) 、 (b)
は前記基本MOSユニットセル部分での作用を説明する
ための等価回路を加えたそれぞれに断面説明図である。 1a・・・・n1形ドレイン領域、lb・・・・n−形
ドレイン領域、2・・・・p+形半導体領域、3・・・
・n+形ソース領域、4・・・・チャネル形成領域、5
・・・・ゲート絶縁膜、6・・・・ゲート電極、7・・
・・ソース電極、8・・・・層間絶縁膜、9・・・・ド
レイン電極、lO・・・・n−形拡散領域、Tr・・・
・寄生トランジスタ、Ra・・・・同ベース抵抗。 代理人 大 岩 増 雄 第3図 第4図 ■梶套禦郵 第5図 第6図 第7図 ソース・F゛レイフ1町1五−一一− 第8図 手続補正書(物堅) 1イ父 年 月 日 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者志岐守哉 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号5
、補正の対象 (1)明細書の特許請求の範囲の欄 (2)明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書の特許請求の範囲を別紙のとおり補正する
。 (2)同書8頁4〜7行の「多角形に形成〜であって、
」を削除する。 以上 特許請求の範囲 第1導電形のドレイン領域と、このドレイン領域の表面
部に選択的に形成された第2導電形の高濃度半導体領域
と、この高濃度半導体領域内に中央部をあけて選択的に
形成された第1導電形のソース領域と、前記ドレイン領
域とソース領域との間のチャネル形成領域の表面を覆う
ゲート絶縁膜と、このゲート絶縁膜上に形成されたゲー
ト電極と、前記ソース領域、および高濃度半導体領域の
中央部表面上に選択的に形成されたソース電極とを少な
くとも備え、前記第1導電形のソース領域の近傍にあっ
て、第2導電形の高濃度半導体領域の不純物濃度を低下
させるための、@1導゛屯形の低濃度不純物を導入拡散
させてなる低濃度拡散領域を形成させたことを特徴とす
る電界効果型半導体装置。
例を適用したnチャネル形パワーMO5FETでの多角
形に形成された基本MOSユニットセル部分の概要構成
を模式的に示す断面図、第2図は同上チャネル形成領域
での不純物濃度分布を示すグラフ、第3図は他の実施例
による同上装置の基本MOSユニットセル部分の概要構
成を模式的に示す断面図であり、また、第4図は従来例
による同上装置の基本MOSユニットセル部分を示す平
面パターン図、第5図は同第4図におけるv−vLa部
の概要構成を模式的に示す断面図、第6図は同上チャネ
ル形成領域での不純物濃度分布を示すグラフ、第7図は
同上出力特性を示す説明図、第8図(a) 、 (b)
は前記基本MOSユニットセル部分での作用を説明する
ための等価回路を加えたそれぞれに断面説明図である。 1a・・・・n1形ドレイン領域、lb・・・・n−形
ドレイン領域、2・・・・p+形半導体領域、3・・・
・n+形ソース領域、4・・・・チャネル形成領域、5
・・・・ゲート絶縁膜、6・・・・ゲート電極、7・・
・・ソース電極、8・・・・層間絶縁膜、9・・・・ド
レイン電極、lO・・・・n−形拡散領域、Tr・・・
・寄生トランジスタ、Ra・・・・同ベース抵抗。 代理人 大 岩 増 雄 第3図 第4図 ■梶套禦郵 第5図 第6図 第7図 ソース・F゛レイフ1町1五−一一− 第8図 手続補正書(物堅) 1イ父 年 月 日 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者志岐守哉 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号5
、補正の対象 (1)明細書の特許請求の範囲の欄 (2)明細書の発明の詳細な説明の欄 6、補正の内容 (1)明細書の特許請求の範囲を別紙のとおり補正する
。 (2)同書8頁4〜7行の「多角形に形成〜であって、
」を削除する。 以上 特許請求の範囲 第1導電形のドレイン領域と、このドレイン領域の表面
部に選択的に形成された第2導電形の高濃度半導体領域
と、この高濃度半導体領域内に中央部をあけて選択的に
形成された第1導電形のソース領域と、前記ドレイン領
域とソース領域との間のチャネル形成領域の表面を覆う
ゲート絶縁膜と、このゲート絶縁膜上に形成されたゲー
ト電極と、前記ソース領域、および高濃度半導体領域の
中央部表面上に選択的に形成されたソース電極とを少な
くとも備え、前記第1導電形のソース領域の近傍にあっ
て、第2導電形の高濃度半導体領域の不純物濃度を低下
させるための、@1導゛屯形の低濃度不純物を導入拡散
させてなる低濃度拡散領域を形成させたことを特徴とす
る電界効果型半導体装置。
Claims (1)
- 多角形に形成された基本電界効果ユニットセルの複数
個を相互に隣接配置させて構成する電界効果型半導体装
置であつて、第1導電形のドレイン領域と、このドレイ
ン領域の表面部に選択的に形成された第2導電形の高濃
度半導体領域と、この高濃度半導体領域内に中央部をあ
けて選択的に形成された第1導電形のソース領域と、前
記ドレイン領域とソース領域との間のチャネル形成領域
の表面を覆うゲート絶縁膜と、このゲート絶縁膜上に形
成されたゲート電極と、前記ソース領域、および高濃度
半導体領域の中央部表面上に選択的に形成されたソース
電極とを少なくとも備え、前記第1導電形のソース領域
の近傍にあつて、第2導電形の高濃度半導体領域の不純
物濃度を低下させるための、第1導電形の低濃度不純物
を導入拡散させてなる低濃度拡散領域を形成させたこと
を特徴とする電界効果型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63092160A JPH01262668A (ja) | 1988-04-13 | 1988-04-13 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63092160A JPH01262668A (ja) | 1988-04-13 | 1988-04-13 | 電界効果型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01262668A true JPH01262668A (ja) | 1989-10-19 |
Family
ID=14046674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63092160A Pending JPH01262668A (ja) | 1988-04-13 | 1988-04-13 | 電界効果型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01262668A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099580A (ja) * | 2012-10-18 | 2014-05-29 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578574A (en) * | 1978-12-09 | 1980-06-13 | Victor Co Of Japan Ltd | Manufacture of insulated-gate field-effect transistor |
JPS60236265A (ja) * | 1984-05-09 | 1985-11-25 | Toshiba Corp | 導電変調型mosfet |
JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
-
1988
- 1988-04-13 JP JP63092160A patent/JPH01262668A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578574A (en) * | 1978-12-09 | 1980-06-13 | Victor Co Of Japan Ltd | Manufacture of insulated-gate field-effect transistor |
JPS60236265A (ja) * | 1984-05-09 | 1985-11-25 | Toshiba Corp | 導電変調型mosfet |
JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099580A (ja) * | 2012-10-18 | 2014-05-29 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
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