JPH0512868B2 - - Google Patents
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- JPH0512868B2 JPH0512868B2 JP59110244A JP11024484A JPH0512868B2 JP H0512868 B2 JPH0512868 B2 JP H0512868B2 JP 59110244 A JP59110244 A JP 59110244A JP 11024484 A JP11024484 A JP 11024484A JP H0512868 B2 JPH0512868 B2 JP H0512868B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、導電変調型MOSFETに関する。
〔発明の技術的背景とその問題点〕
近年、電力用スイツチング素子として、DSA
（Diffusion Self Align）法によりソースおよび
チヤネル領域を形成するパワーMOSFETが市場
に現れている。しかしこの素子は1000V以上の高
耐圧ではオン抵抗が高くなつてしまい、大電流を
流すことが難しい。これに代わる有力な素子とし
て、ドレイン領域にソースとは逆の導電型層を設
けることにより高抵抗層に導電変調を起こさせて
オン抵抗を下げるようにした、いわゆる導電変調
型MOSFETが知られている。その基本的な構造
を第１図に示す。１１はp+−Si基板（ドレイン
層）であつて、この上に低不純物濃度の高抵抗
n-層（第１ベース層）１２が形成され、このn-
層１２の表面にDSA法によりｐベース層（第２
ベース層）１３とn+ソース層１４が形成されて
いる。即ちｐベース層１３を拡散形成した拡散窓
をそのままn+ソース層１４の拡散窓の一部とし
て用いて二重拡散することにより、ｐベース層１
３の端部に自己整合的にチヤネル領域１９を残し
た状態でn+ソース層１４が形成される。そして、
チヤネル領域１９上にはゲート絶縁膜１５を介し
てゲート電極１６が形成され、ソース層１４上に
はベース層１３に同時にオーミツクコンタクトす
るソース電極１７が形成される。基板１１の裏面
にはドレイン電極１８が形成されている。
（Diffusion Self Align）法によりソースおよび
チヤネル領域を形成するパワーMOSFETが市場
に現れている。しかしこの素子は1000V以上の高
耐圧ではオン抵抗が高くなつてしまい、大電流を
流すことが難しい。これに代わる有力な素子とし
て、ドレイン領域にソースとは逆の導電型層を設
けることにより高抵抗層に導電変調を起こさせて
オン抵抗を下げるようにした、いわゆる導電変調
型MOSFETが知られている。その基本的な構造
を第１図に示す。１１はp+−Si基板（ドレイン
層）であつて、この上に低不純物濃度の高抵抗
n-層（第１ベース層）１２が形成され、このn-
層１２の表面にDSA法によりｐベース層（第２
ベース層）１３とn+ソース層１４が形成されて
いる。即ちｐベース層１３を拡散形成した拡散窓
をそのままn+ソース層１４の拡散窓の一部とし
て用いて二重拡散することにより、ｐベース層１
３の端部に自己整合的にチヤネル領域１９を残し
た状態でn+ソース層１４が形成される。そして、
チヤネル領域１９上にはゲート絶縁膜１５を介し
てゲート電極１６が形成され、ソース層１４上に
はベース層１３に同時にオーミツクコンタクトす
るソース電極１７が形成される。基板１１の裏面
にはドレイン電極１８が形成されている。
この導電変調型MOSFETでは、ソース層１４
からチヤネル領域１９を通つてn-層１２に注入
される電子電流に対して、p+基板１１から正孔
注入が起こり、この結果n-層１２には多量のキ
ヤリア蓄積による導電変調が起こる。n-層１２
に注入された正孔電流はｐベース層１３のソース
層１４直下を通り、ソース電極１７へ抜ける。
からチヤネル領域１９を通つてn-層１２に注入
される電子電流に対して、p+基板１１から正孔
注入が起こり、この結果n-層１２には多量のキ
ヤリア蓄積による導電変調が起こる。n-層１２
に注入された正孔電流はｐベース層１３のソース
層１４直下を通り、ソース電極１７へ抜ける。
この構造はサイリスタと似ているがサイリスタ
動作はしない。ソース電極１７がｐベース層１３
とn+ソース層１４を短絡してサイリスタ動作を
阻止しており、ゲート・ソース間電圧を零とすれ
ば素子はターンオフする。またこの構造は従来の
パワーMOSFETとも似ているが、ドレイン領域
にパワーMOSFETとは逆の導電型層を設けて、
バイポーラ動作を行なわせている点で異なる。
動作はしない。ソース電極１７がｐベース層１３
とn+ソース層１４を短絡してサイリスタ動作を
阻止しており、ゲート・ソース間電圧を零とすれ
ば素子はターンオフする。またこの構造は従来の
パワーMOSFETとも似ているが、ドレイン領域
にパワーMOSFETとは逆の導電型層を設けて、
バイポーラ動作を行なわせている点で異なる。
この導電変調型MOSFETは、高耐圧化した場
合にも、従来のパワーMOSFETに比べて導電変
調の結果として十分低いオン抵抗が得られる。
合にも、従来のパワーMOSFETに比べて導電変
調の結果として十分低いオン抵抗が得られる。
しかしながらこの導電変調型MOSFETにも未
だ問題がある。即ち素子を流れる電流密度が大き
くなると、ソース層１４下の横方向抵抗による電
圧降下が大きくなる。そしてｐベース層１３と
n+ソース層１４の間が順バイアスされるように
なるとサイリスタ動作に入り、ゲート・ソース間
バイアスを零にしても素子がオフしない、いわゆ
るラツチアツプ現象を生じる。
だ問題がある。即ち素子を流れる電流密度が大き
くなると、ソース層１４下の横方向抵抗による電
圧降下が大きくなる。そしてｐベース層１３と
n+ソース層１４の間が順バイアスされるように
なるとサイリスタ動作に入り、ゲート・ソース間
バイアスを零にしても素子がオフしない、いわゆ
るラツチアツプ現象を生じる。
この問題を解決するために従来は、第２図に示
すように、深いp+層２０を拡散形成して、ｐベ
ース層１３の抵抗を下げることが行われている。
すように、深いp+層２０を拡散形成して、ｐベ
ース層１３の抵抗を下げることが行われている。
しかしこの方法だけでは、十分高い電流密度ま
でラツチアツプ現象を防ぐことができない。
でラツチアツプ現象を防ぐことができない。
本発明は上記の点に鑑みてなされたもので、パ
ターン設計により効果的に大電流領域までラツチ
アツプ現象を生じないようにした導電変調型
MOSFETを提供することを目的とする。
ターン設計により効果的に大電流領域までラツチ
アツプ現象を生じないようにした導電変調型
MOSFETを提供することを目的とする。
本発明は、第１導通型ドレイン層に接して高抵
抗、第２導電型の第１ベース層が形成され、この
第１ベース層にDSA法により第１導電型の第２
ベース層とその表面に第２導電型ソース層が形成
される導電変調型MOSFETにおいて、ドレイン
側からベース層に注入されるキヤリアのうちソー
ス層下を通る成分を少なくして、ソース層下の横
方向抵抗による電圧降下を少なくし、もつて大電
流までラツチアツプを生じないようにする。この
ようにソース層下を通る電流成分を少なくするに
は、ソース電極と、第２ベース層が形成されてい
ない第１ベース層開孔部の間にMOSFET動作を
しない部分を周期的に形成すればよい。より具体
的には、例えば、ソース層を不連続的に形成する
のが一つの方法である。またチヤネル領域をしき
い値の低い部分と高い部分が周期的に形成される
ようにしてもよい。そのためには、第２ベース層
内に、高濃度第１導電型層を、チヤネル領域に終
端する部分とソース層下に終端する部分が現れる
ように凹凸パターンのエツジをもつて形成すれば
よい。
抗、第２導電型の第１ベース層が形成され、この
第１ベース層にDSA法により第１導電型の第２
ベース層とその表面に第２導電型ソース層が形成
される導電変調型MOSFETにおいて、ドレイン
側からベース層に注入されるキヤリアのうちソー
ス層下を通る成分を少なくして、ソース層下の横
方向抵抗による電圧降下を少なくし、もつて大電
流までラツチアツプを生じないようにする。この
ようにソース層下を通る電流成分を少なくするに
は、ソース電極と、第２ベース層が形成されてい
ない第１ベース層開孔部の間にMOSFET動作を
しない部分を周期的に形成すればよい。より具体
的には、例えば、ソース層を不連続的に形成する
のが一つの方法である。またチヤネル領域をしき
い値の低い部分と高い部分が周期的に形成される
ようにしてもよい。そのためには、第２ベース層
内に、高濃度第１導電型層を、チヤネル領域に終
端する部分とソース層下に終端する部分が現れる
ように凹凸パターンのエツジをもつて形成すれば
よい。
本発明によれば、パターン設計によつて簡単且
つ効果的に導電変調型MOSFETのラツチアツプ
現象を抑制することができ、大電流まで動作する
導電変調型MOSFETが得られる。
つ効果的に導電変調型MOSFETのラツチアツプ
現象を抑制することができ、大電流まで動作する
導電変調型MOSFETが得られる。
本発明の実施例を以下に説明する。第３図は一
実施例の導電変調型MOSFETを示すもので、ａ
は模式的平面図、ｂはａのＡ−A′断面図である。
この実施例は第２ベース層であるｐベース層がス
トライプ状に基板上に形成された例である。第１
図、第２図と対応する部分にはそれらと同じ符号
を付してある。これを製造工程に従つて説明す
る。p+Si基板（ドレイン層）１１を用意し、これ
にエピタキシヤル成長により低不純物濃度で比抵
抗50Ωcm以上のn-層（第１ベース層）１２を
100μｍ程度形成する。次にこのn-層１２の表面
を酸化してゲート酸化膜１５を形成し、その上に
5000ÅのポリSi膜によるゲート電極１６を形成す
る。この後ゲート電極１６をマスクとしてボロン
を8μｍ程度拡散してｐベース層（第２ベース層）
１３を形成する。次いでゲート電極１６による窓
の中にソース層形成用の開孔を持つ酸化膜（図示
せず）を形成し、この酸化膜とゲート電極１６を
マスクとしてソース層形成のためのドーズ量５×
1015／cm2のASイオン注入を行ない、熱処理して
n+ソース層１４を形成する。第３図ａから明ら
かなようにソース層１４は、チヤネル領域１９及
びゲート１６に沿つて不連続的に複数個配列形成
される。この後、ｐベース層１３内に高濃度の
p+層２０を拡散形成し、このp+層２０とn+ソー
ス層１４にコンタクトするソース電極１７を形成
する。基板裏面にはＶ−Ni−Au膜の蒸着により
ドレイン電極１８を形成する。チヤネル領域１９
は、通常のMOSFET動作をする実効的チヤネル
部分１９ａと、ソースがないためにMOSFET動
作をしない部分１９ｂとが交互に配列された状態
となる。
実施例の導電変調型MOSFETを示すもので、ａ
は模式的平面図、ｂはａのＡ−A′断面図である。
この実施例は第２ベース層であるｐベース層がス
トライプ状に基板上に形成された例である。第１
図、第２図と対応する部分にはそれらと同じ符号
を付してある。これを製造工程に従つて説明す
る。p+Si基板（ドレイン層）１１を用意し、これ
にエピタキシヤル成長により低不純物濃度で比抵
抗50Ωcm以上のn-層（第１ベース層）１２を
100μｍ程度形成する。次にこのn-層１２の表面
を酸化してゲート酸化膜１５を形成し、その上に
5000ÅのポリSi膜によるゲート電極１６を形成す
る。この後ゲート電極１６をマスクとしてボロン
を8μｍ程度拡散してｐベース層（第２ベース層）
１３を形成する。次いでゲート電極１６による窓
の中にソース層形成用の開孔を持つ酸化膜（図示
せず）を形成し、この酸化膜とゲート電極１６を
マスクとしてソース層形成のためのドーズ量５×
1015／cm2のASイオン注入を行ない、熱処理して
n+ソース層１４を形成する。第３図ａから明ら
かなようにソース層１４は、チヤネル領域１９及
びゲート１６に沿つて不連続的に複数個配列形成
される。この後、ｐベース層１３内に高濃度の
p+層２０を拡散形成し、このp+層２０とn+ソー
ス層１４にコンタクトするソース電極１７を形成
する。基板裏面にはＶ−Ni−Au膜の蒸着により
ドレイン電極１８を形成する。チヤネル領域１９
は、通常のMOSFET動作をする実効的チヤネル
部分１９ａと、ソースがないためにMOSFET動
作をしない部分１９ｂとが交互に配列された状態
となる。
この実施例のMOSFETでは、素子がオンの時
に、ゲート電極１６下に開孔するn-層１２から
ｐベース層１３にドレインから注入される正孔電
流の内、チヤネル部分１９ｂを通るものはソース
層１４の下を通らず直接ソース電極１７に流れ
る。従つて従来の構造に比べてソース層下の横方
向抵抗が実効的に小さくなり、大電流までラツナ
アツプ現象を生じない。
に、ゲート電極１６下に開孔するn-層１２から
ｐベース層１３にドレインから注入される正孔電
流の内、チヤネル部分１９ｂを通るものはソース
層１４の下を通らず直接ソース電極１７に流れ
る。従つて従来の構造に比べてソース層下の横方
向抵抗が実効的に小さくなり、大電流までラツナ
アツプ現象を生じない。
第４図ａ，ｂは本発明の別の実施例の導電変調
型MOSFETを示す模式的平面図とそのＢ−B′断
面図である。先の実施例と対応する部分には同じ
符号を付して詳細な説明は省略する。この実施例
においては、ｐベース層１３内に拡散形成する
p+層２０を、そのエツジが凹凸パターンとなる
ように、即ち、チヤネル領域に終端するエツジと
ソース層１４下に終端するエツジが交互に現れる
パターンとする。つまり、チヤネル領域１９は
p+層２０が形成された部分１９ｂとp+層のない
部分１９ａが交互に形成される。なお、n+ソー
ス層１４は従来と同様にｐベース層１３内の両側
に連続的に形成している。
型MOSFETを示す模式的平面図とそのＢ−B′断
面図である。先の実施例と対応する部分には同じ
符号を付して詳細な説明は省略する。この実施例
においては、ｐベース層１３内に拡散形成する
p+層２０を、そのエツジが凹凸パターンとなる
ように、即ち、チヤネル領域に終端するエツジと
ソース層１４下に終端するエツジが交互に現れる
パターンとする。つまり、チヤネル領域１９は
p+層２０が形成された部分１９ｂとp+層のない
部分１９ａが交互に形成される。なお、n+ソー
ス層１４は従来と同様にｐベース層１３内の両側
に連続的に形成している。
この実施例では、チヤネル部分１９ｂは、その
しきい値がチヤネル部分１９ａでのそれに比べて
高く実効的にはチヤネルとして寄与しない。即
ち、素子のしきい値はチヤネル部分１９ａで決ま
る。従つてゲート電極１６にオンゲート信号を与
えた時、チヤネル部分１９ａがMOSFET動作に
よりオンし、チヤネル部分１９ｂではオンしな
い。n-層１２で導電変調が起こつて大電流が流
れるオン状態では、n-層１２からの電流がチヤ
ネル部分１９ｂをも流れるが、チヤネル部分１９
ａに比べると、p+層がソース層１４の下全体に
渡つて形成されているため、ソース層１４下の横
方向抵抗が小さく、従つてこのチヤネル部分１９
ｂを通る電流による電圧降下は小さい。この結果
この実施例によつても、ラツチアツプを生じるこ
となく大電流を渡すことができる。
しきい値がチヤネル部分１９ａでのそれに比べて
高く実効的にはチヤネルとして寄与しない。即
ち、素子のしきい値はチヤネル部分１９ａで決ま
る。従つてゲート電極１６にオンゲート信号を与
えた時、チヤネル部分１９ａがMOSFET動作に
よりオンし、チヤネル部分１９ｂではオンしな
い。n-層１２で導電変調が起こつて大電流が流
れるオン状態では、n-層１２からの電流がチヤ
ネル部分１９ｂをも流れるが、チヤネル部分１９
ａに比べると、p+層がソース層１４の下全体に
渡つて形成されているため、ソース層１４下の横
方向抵抗が小さく、従つてこのチヤネル部分１９
ｂを通る電流による電圧降下は小さい。この結果
この実施例によつても、ラツチアツプを生じるこ
となく大電流を渡すことができる。
第４図の実施例では、n+ソース層１４をｐベ
ース層１３の両側に連続的に形成しているが、こ
のソース層１４を第３図の実施例と同様に実効的
にチヤネルとなる部分１９ａにのみ残して不連続
的に形成すれば、即ち第３図の実施例と第４図の
実施例を組合わせた構造とすれば、一層効果的で
ある。その実施例の模式的平面図を第５図に示
す。これにより、1500A／cm2程度までラツチアツ
プを生じない導電変調型MOSFETが得られる。
ース層１３の両側に連続的に形成しているが、こ
のソース層１４を第３図の実施例と同様に実効的
にチヤネルとなる部分１９ａにのみ残して不連続
的に形成すれば、即ち第３図の実施例と第４図の
実施例を組合わせた構造とすれば、一層効果的で
ある。その実施例の模式的平面図を第５図に示
す。これにより、1500A／cm2程度までラツチアツ
プを生じない導電変調型MOSFETが得られる。
また第３図或いは第５図の実施例では、ｐベー
ス層１３内の両側にそれぞれ複数のn+ソース層
１４を設けたが、n+ソース層をｐベース層の一
方の端部には連続的に設け、他方の端部には全く
設けないようにしてもよい。第６図はその実施例
で、ａが模式的平面図、ｂはそのＣ−C′断面図で
ある。この実施例の場合、チヤネル領域１９のう
ち、ソース層１４のある側のチヤネル部分１９ａ
のみ実効的なMOSFET動作のチヤネルとして寄
与し、もう一方のチヤネル部分１９ｂは
MOSFET動作のチヤネルとしては働かない。そ
して先の各実施例と同じように、n-層１２から
ｐベース層１３に注入される電流のうちチヤネル
部分１９ｂを通る成分はソース層１４の下を通ら
ず直接ソース電極に流れるため、やはりラツプア
ツプ現象が効果的に抑制される。
ス層１３内の両側にそれぞれ複数のn+ソース層
１４を設けたが、n+ソース層をｐベース層の一
方の端部には連続的に設け、他方の端部には全く
設けないようにしてもよい。第６図はその実施例
で、ａが模式的平面図、ｂはそのＣ−C′断面図で
ある。この実施例の場合、チヤネル領域１９のう
ち、ソース層１４のある側のチヤネル部分１９ａ
のみ実効的なMOSFET動作のチヤネルとして寄
与し、もう一方のチヤネル部分１９ｂは
MOSFET動作のチヤネルとしては働かない。そ
して先の各実施例と同じように、n-層１２から
ｐベース層１３に注入される電流のうちチヤネル
部分１９ｂを通る成分はソース層１４の下を通ら
ず直接ソース電極に流れるため、やはりラツプア
ツプ現象が効果的に抑制される。
以上の実施例は、第１導電型としてｐ型、第２
導電型としてｎ型を用いたが、各部の導電型を逆
にしても本発明は有効である。更に以上の実施例
において、n-型層１２を出発基板としてp+型ド
レインを拡散により形成するようにしてもよい。
導電型としてｎ型を用いたが、各部の導電型を逆
にしても本発明は有効である。更に以上の実施例
において、n-型層１２を出発基板としてp+型ド
レインを拡散により形成するようにしてもよい。
第１図は一般的な導電変調型MOSFETを示す
断面図、第２図はこれを改良した導電変調型
MOSFETを示す断面図、第３図ａ，ｂは本発明
の一実施例の導電変調型MOSFETを示す平面図
とそのＡ−A′断面図、第４図ａ，ｂは本発明の
別の実施例の導電変調型MOSFETを示す平面図
とそのＢ−B′断面図、第５図は上記実施例を組
合わせた実施例の導電変調型MOSFETを示す平
面図、第６図ａ，ｂは更に別の実施例の導電変調
型MOSFETを示す平面図とそのＣ−C′断面図で
ある。 １１……p+Si基板、１２……n-層、１３……
ｐベース層、１４……n+ソース層、１５……ゲ
ート酸化膜、１６……ゲート電極、１７……ソー
ス電極、１８……ドレイン電極、１９……チヤネ
ル領域、１９ａ……実効的チヤネル部分、１９ｂ
……MOSFET動作に寄与しないチヤネル部分、
２０……p+層。
断面図、第２図はこれを改良した導電変調型
MOSFETを示す断面図、第３図ａ，ｂは本発明
の一実施例の導電変調型MOSFETを示す平面図
とそのＡ−A′断面図、第４図ａ，ｂは本発明の
別の実施例の導電変調型MOSFETを示す平面図
とそのＢ−B′断面図、第５図は上記実施例を組
合わせた実施例の導電変調型MOSFETを示す平
面図、第６図ａ，ｂは更に別の実施例の導電変調
型MOSFETを示す平面図とそのＣ−C′断面図で
ある。 １１……p+Si基板、１２……n-層、１３……
ｐベース層、１４……n+ソース層、１５……ゲ
ート酸化膜、１６……ゲート電極、１７……ソー
ス電極、１８……ドレイン電極、１９……チヤネ
ル領域、１９ａ……実効的チヤネル部分、１９ｂ
……MOSFET動作に寄与しないチヤネル部分、
２０……p+層。
Claims (1)
- 【特許請求の範囲】 １ 第１導通型のドレイン層と、このドレイン層
に接する低不純物濃度で第２導電型の第１ベース
層と、この第１ベース層の表面に選択的に形成さ
れた第１導通型の第２ベース層と、この第２ベー
ス層の表面に選択的に拡散形成された第２導電型
のソース層と、このソース層と前記第１ベース層
に挟まれた領域の第２ベース層表面をチヤネル領
域としてこの上にゲート絶縁膜を介して形成され
たゲート電極と、前記ドレイン層にコンタクトす
るドレイン電極と、前記ソース層と前記第２ベー
ス層に同時にコンタクトするソース電極とを備え
た導電変調型MOSFETにおいて、前記ソース電
極と、前記第２ベース層が形成されていない第１
ベース層の表面領域との間にMOSFET動作をし
ない部分が周期的に形成されていることを特徴と
する導電変調型MOSFET。 ２ 前記MOSFET動作をしない部分は、チヤネ
ル領域に沿つてソース層を不連続的に形成するこ
とにより、ドレイン側からのキヤリアがソース層
の下を通らずソース電極に流れる通路を形成した
ものである特許請求の範囲第１項記載の導電変調
型MOSFET。 ３ 前記MOSFET動作をしない部分は、第２ベ
ース層内に高濃度の第１導電型層を、チヤネル領
域に終端する部分とソース層下に終端する部分が
周期的に現れるような凹凸パターンのエツジをも
つて形成することにより、しきい値を他の部分よ
り高くしたものである特許請求の範囲第１項記載
の導電変調型MOSFET。 ４ 前記MOSFET動作をしない部分は、ゲート
電極に沿つてソース層を第２ベース層内に不連続
的に形成することにより、ドレイン側からのキヤ
リアがソース層の下を通らずソース電極に流れる
通路を形成したものである特許請求の範囲第１項
記載の導電変調型MOSFET。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11024484A JPS60254658A (ja) | 1984-05-30 | 1984-05-30 | 導電変調型ｍｏｓｆｅｔ |
| US06/738,188 US4672407A (en) | 1984-05-30 | 1985-05-28 | Conductivity modulated MOSFET |
| GB08513599A GB2161649B (en) | 1984-05-30 | 1985-05-30 | Conductivity modulated mosfet |
| DE19853519389 DE3519389A1 (de) | 1984-05-30 | 1985-05-30 | Mosfet mit veraenderlicher leitfaehigkeit |
| DE3546745A DE3546745C2 (de) | 1984-05-30 | 1985-05-30 | Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation |
| US07/019,337 US4782372A (en) | 1984-05-30 | 1987-02-26 | Lateral conductivity modulated MOSFET |
| US07/116,357 US4881120A (en) | 1984-05-30 | 1987-11-04 | Conductive modulated MOSFET |
| US07/146,405 US5093701A (en) | 1984-05-30 | 1988-01-21 | Conductivity modulated mosfet |
| US07/205,365 US4928155A (en) | 1984-05-30 | 1988-06-10 | Lateral conductivity modulated MOSFET |
| US07/712,997 US5086323A (en) | 1984-05-30 | 1991-06-10 | Conductivity modulated mosfet |
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| US08/261,254 US5780887A (en) | 1984-05-30 | 1994-06-14 | Conductivity modulated MOSFET |
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|---|---|---|---|
| JP11024484A JPS60254658A (ja) | 1984-05-30 | 1984-05-30 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254658A JPS60254658A (ja) | 1985-12-16 |
| JPH0512868B2 true JPH0512868B2 (ja) | 1993-02-19 |
Family
ID=14530759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11024484A Granted JPS60254658A (ja) | 1984-05-30 | 1984-05-30 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
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|---|---|
| JP (1) | JPS60254658A (ja) |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
-
1984
- 1984-05-30 JP JP11024484A patent/JPS60254658A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254658A (ja) | 1985-12-16 |
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