JP2643859B2 - 化合物半導体電界効果トランジスタ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 230000005669 field effect Effects 0.000 title claims description 12
- 150000001875 compounds Chemical class 0.000 title claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 43
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Description
トランジスタに関し、特にリセス部にゲート電極が形成
された電界効果トランジスタに関するものである。
Siに比較して高い電子移動度・低雑音の特長を有して
いるため、低雑音で高速・高周波の増幅を行う用途に化
合物半導体を用いたトランジスタが賞用されている。こ
の場合、高移動度特性を生かすためにショットキーゲー
トをもつMESFETとして利用することが一般的であ
る。また、大出力用のトランジスタでは、ソース抵抗R
sを低下させることなく、ゲートのドレイン端の電界集
中を緩和して降服電圧を上昇させるためにリセス構造が
採用される。
大出力用GaAs電界効果トランジスタ(MESFE
T)の断面図である(以下、これを第1の従来例とい
う)。同図において、1は、表面に図示されないアンド
ープのGaAsバッファ層を有する半絶縁性GaAs基
板、2は、チャネル層となるn型GaAs層、4は、ソ
ース・ドレイン電極とオーミック接触を形成するための
n+ 型GaAs層、7はn型GaAs層2とショットキ
ー接触するゲート電極、8はソース電極、9はドレイン
電極である。ここで、ゲート電極7は、ゲート領域より
広い幅でn+ 型GaAs層4とn型GaAs層2の一部
をエッチング除去して形成されたリセス部の中央に形成
される。なお、この種リセス構造のパワーMESFET
は、例えば、IEEE Trans.Electron Devices,vol.ED
-25,No.6,pp.563-567 “Improvement of the Drain Br
eakdown Voltage of GaAs Power MESFET's by a Simple
Recess Structure”により公知となっている。
は、パワー用のトランジスタに関するものではないが、
コンタクト層の下層にエッチングストッパとなるInG
aAs層を設けることが提案されている(以下、これを
第2の従来例という)。図5は、同公報にて提案された
トランジスタ構造を示す断面図である。このトランジス
タは以下のように作製される。
層となるアンドープGaAs層12、キャリア供給層と
なるn型AlGaAs層13、ゲート金属のキャップ層
となるアンドープGaAs層14、エッチング停止層と
なるInGaAs層15、コンタクト層となるn+ 型G
aAs層16を順次成長させる。ソース電極18とドレ
イン電極19とを形成した後、ゲート電極形成領域のn
+ 型GaAs層16とInGaAs層15を除去し、そ
の除去部分にゲート電極17を形成する。
では、高温で通電すると特性が劣化する問題がある。図
4(b)は、図4(a)のトランジスタを、ゲート長:
1μm、ゲート幅:5mmに形成し、高温通電試験とし
て、250℃に保持し、ドレイン電圧12Vを印加した
ときのドレイン電流の変化を示すグラフである。ドレイ
ン電流は約500H経過後徐々に減少していく結果が得
られた。この劣化は、リセスのドレイン側端部において
結晶転位が発生し高温・通電が続けられる転位が増殖す
ることに起因するものと考えられている。そのメカニズ
ムは次のように考えられる。
た後、保護膜が形成され、さらにパッケージ内に組み込
まれるが、これら保護膜やパッケージ等の半導体結晶と
は熱膨張率の異なる材料との接合により結晶内に応力が
発生する。例えば、FETがCuパッケージ内に搭載さ
れた場合、CuはGaAsより熱膨張率が大きいため、
マウント後冷却されるとGaAsは圧縮応力を受ける。
そして、このようにして結晶内に残された応力はリセス
角部に集中する。また、ドレイン側リセス端部では電界
の集中が起こりさらにこの部分で電流も集中する。その
ため、高温通電試験時のようにドレインに高い電圧を印
加すると、ドレイン側のリセス端部に強度の電界集中と
高い電流集中が起こり、この場所において局所的に高温
になり、前述の応力との両方の作用により、リセス端部
に結晶転位が発生し、通電を続けると欠陥がチャネル領
域にまで延び、その結果特性が劣化する。
較してInGaAsでは結晶転位が発生しにくくかつそ
の伝播速度が低い。しかし、第2の従来例のように、リ
セス上部にInGaAsを形成する手段をパワーMES
FETに適用しても、GaAsから結晶転位が始まるた
め転位発生抑制効果はなく、GaAs/InGaAsの
ヘテロ界面での応力が加わるため、却って転位増殖は助
長される。
ものものであって、その目的は、高温・過電圧試験を行
っても、転位が発生しにくくかつ欠陥が広がりにくい構
造の電界効果トランジスタを提供できるようにすること
である。
め、本発明によれば、半絶縁性半導体基板(1)上に、
チャネル層となる第1の半導体層(2)と、リセス角部
を形成するための第2の半導体層(3)と、ソース・ド
レイン電極に対するコンタクト層となる第3の半導体層
(4)とが堆積され、前記第3の半導体層を貫通し前記
第2の半導体層の途中までを開孔するリセスが形成さ
れ、該リセス底面にゲート電極(7)が形成され、前記
第3の半導体層上にソース・ドレイン電極(8、9)が
形成されている化合物半導体電界効果トランジスタにお
いて、前記第1の半導体層がGaAsにより形成され、
前記第2の半導体層が前記第1の半導体層(GaAs)
より転位増殖速度が遅いInGaAsにより形成されて
いることを特徴とする化合物半導体電界効果トランジス
タ、が提供される。
かる場所であり、さらに電界・電流もここで集中するた
め、結晶転位はここで発生し、チャネル内に伝播してい
く。而して、InGaAsはGaAsに比較して転位の
発生が起こりにくくまたその伝播もおそい。本発明で
は、最も転位の発生しやすいリセス角部にInGaAs
のような転位の発生しにくい材料を配しているため、転
位の発生は抑制され、欠陥も広がりにくくなり、特性劣
化は防止される。
て説明する。図1(b)は、本発明の第1の実施例を示
す断面図であり、図1(a)は、その製造方法を説明す
るための製造途中段階での断面図である。
GaAs基板1上にMBE(Molecular Beam Epitaxy)
法により、バッファ層として厚さ約4000Åのアンド
ープGaAs層(図中、基板1中に含めて示されてい
る)を成長させ、その上に、厚さ2000Å、Si濃度
1×1017cm-3のn型GaAs層2、厚さ200Å、
アンドープInGaAs(i−In0.2 Ga0.8 As)
層3、厚さ1000Å、Si濃度3×1017cm-3のn
+ 型GaAs層4を順次成長させる。
n )法により厚さ4000ÅのSiO2 膜5を堆積し、
続いて、ゲート領域に開口を有するフォトレジスト膜6
を形成する。次に、フォトレジスト膜6をマスクとして
希フッ酸でSiO2 膜5をエッチングする。この場合、
図1(a)に示すように、後のリセス幅となるまで例え
ば0.5μmサイドエッチングする。
膜5をマスクとして燐酸と過酸化水素によるエッチング
液でn+ 型GaAs層4をエッチングし引き続きアンド
ープInGaAs層3の途中まで例えば100Åエッチ
ングする。次に、フォトレジスト膜6をマスクとして
〔図1(a)参照〕、Alを真空蒸着し、リフトオフし
てゲート電極7を形成する。最後に、AuGe−Niを
真空蒸着し、400℃の熱処理を施すことにより、n+
型GaAs層4とオーミックに接触するソース電極8、
ドレイン電極9を形成する。
例について説明する。図2(c)は本発明の第2の実施
例を示す断面図であり、図2(a)、(b)は、その製
造方法を説明するための製造途中段階での断面図であ
る。本実施例では、図2(c)に示されるように、2段
リセス構造のMESFETとなっている。まず、図2
(a)に示すように、半絶縁性GaAs基板上に各半導
体層をエピタキシャル成長させ、さらにSiO2 膜5を
成長させるが、その膜厚および不純物濃度等は先の第1
の実施例の場合と同様であるのでその説明は省略する。
するフォトレジスト膜6を形成し、これをマスクとして
希フッ酸でSiO2 膜5をエッチングする。この場合、
図2(a)に示すように、サイドエッチは例えば0.2
μm程度に留める。そして、n+ 型GaAs層4を30
0Åエッチングする。
2 膜5のサイドエッチングを0.5μmと広げた後、再
度結晶エッチングを行い、上部のリセス(第1のリセ
ス)の底部がアンドープInGaAs層3の途中となる
ように例えばアンドープInGaAs層を100Åエッ
チングする。このとき、開口中央部では図2(a)の工
程でn+ 型GaAs層4に形成されていた溝の部分だけ
エッチングが先行するため、第1のリセスの中央部に深
さ約300Åの第2のリセスが形成される。
てAlを真空蒸着して、第2のリセスの中央部にゲート
電極7を形成する。その後、図2(c)に示すように、
フォトレジスト膜6とともに不要のAlを除去し、続い
て、AuGe−Niを蒸着し400℃の熱処理を行って
ソース電極8およびドレイン電極9を形成する。
aAsよりバンドギャップが広いGaAsとショットキ
ー接触しているため、第1の従来例の場合よりゲートリ
ークを低く抑えることができる。本実施例においても、
応力や電界が最も集中する第1のリセスの角部はInG
aAsで形成されているため、高温・通電試験での劣化
は防止できる。第2のリセスは、ゲート電極を確実にG
aAs上に形成するために、GaAsを若干掘り込むよ
うに形成しているため、第2の角部はGaAs内に形成
される。この第2のリセスの角部においても応力の集中
はあるが、この部分はゲート電極に印加される電圧によ
って空乏化しており、電流は流れない。したがって、電
流集中によって高温化することはなく、電気的特性の劣
化は問題にはならない。
タについて行った高温通電試験結果を示すグラフであ
る。すなわち、ゲート長:1μm、ゲート幅:5mmの
トランジスタを形成し、250℃に保持しつつ、ドレイ
ン電圧12Vを印加してドレイン電流を測定したとこ
ろ、ドレイン電流が長期間にわたって初期値を維持でき
ることが分かった。
トランジスタでは、リセス端の底の角部をInGaAs
等の転位の発生しにくい材料により構成したので、この
角部からの転位の発生および伝播を抑制することがで
き、高温通電試験における特性劣化を改善することがで
きる。
めの工程順断面図。
めの工程順断面図。
Claims (3)
- 【請求項1】 半絶縁性半導体基板上に、チャネル層と
なる第1の半導体層と、リセス角部を形成するための第
2の半導体層と、ソース・ドレイン電極に対するコンタ
クト層となる第3の半導体層とが堆積され、前記第3の
半導体層を貫通し前記第2の半導体層の途中までを開孔
するリセスが形成され、該リセス底面にゲート電極が形
成され、前記第3の半導体層上にソース・ドレイン電極
が形成されている化合物半導体電界効果トランジスタに
おいて、前記第1の半導体層がGaAsにより形成さ
れ、前記第2の半導体層が前記第1の半導体層より転位
増殖速度が遅いInGaAsにより形成されていること
を特徴とする化合物半導体電界効果トランジスタ。 - 【請求項2】 半絶縁性半導体基板上に、チャネル層と
なる第1の半導体層と、リセス角部を形成するための第
2の半導体層と、ソース・ドレイン電極に対するコンタ
クト層となる第3の半導体層とが堆積され、前記第3の
半導体層を貫通し前記第2の半導体層の途中までを開孔
する第1のリセスが形成され、該第1のリセスの中央部
に前記第2の半導体層の残りを貫通し前記第1の半導体
層の一部を開孔する第2のリセスが形成され、該第2の
リセスの底面にゲート電極が形成され、前記第3の半導
体層上にソース・ドレイン電極が形成されている化合物
半導体電界効果トランジスタにおいて、前記第2の半導
体層が前記第1の半導体層より転位増殖速度が遅い材料
により形成されていることを特徴とする化合物半導体電
界効果トランジスタ。 - 【請求項3】 前記第1の半導体層がGaAsにより形
成され、前記第2の半導体層がInGaAsにより形成
されていることを特徴とする請求項2記載の化合物半導
体電界効果トランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6259092A JP2643859B2 (ja) | 1994-09-29 | 1994-09-29 | 化合物半導体電界効果トランジスタ |
US08/535,941 US5641977A (en) | 1994-09-29 | 1995-09-28 | Compound semiconductor field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6259092A JP2643859B2 (ja) | 1994-09-29 | 1994-09-29 | 化合物半導体電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0897239A JPH0897239A (ja) | 1996-04-12 |
JP2643859B2 true JP2643859B2 (ja) | 1997-08-20 |
Family
ID=17329210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6259092A Expired - Fee Related JP2643859B2 (ja) | 1994-09-29 | 1994-09-29 | 化合物半導体電界効果トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5641977A (ja) |
JP (1) | JP2643859B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5733827A (en) * | 1995-11-13 | 1998-03-31 | Motorola, Inc. | Method of fabricating semiconductor devices with a passivated surface |
US6262444B1 (en) * | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
JP3141935B2 (ja) * | 1998-02-02 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
US6307221B1 (en) * | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
US6218726B1 (en) * | 1999-07-08 | 2001-04-17 | Industrial Technology Research Institute | Built-in stress pattern on IC dies and method of forming |
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US6797994B1 (en) | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
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KR20070046141A (ko) * | 2004-08-31 | 2007-05-02 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 층 구조에서 다중-스테이지 리세스와 다중-리세스된게이트를 구비한 전계 효과 트랜지스터를 생산하기 위한방법 |
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DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
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Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04159730A (ja) * | 1990-10-23 | 1992-06-02 | Sharp Corp | 半導体装置 |
JP3122471B2 (ja) * | 1991-01-14 | 2001-01-09 | 住友電気工業株式会社 | 電界効果トランジスタ |
JPH04280640A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
-
1994
- 1994-09-29 JP JP6259092A patent/JP2643859B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-28 US US08/535,941 patent/US5641977A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5641977A (en) | 1997-06-24 |
JPH0897239A (ja) | 1996-04-12 |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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