JP2650411B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2650411B2 JP2650411B2 JP1097229A JP9722989A JP2650411B2 JP 2650411 B2 JP2650411 B2 JP 2650411B2 JP 1097229 A JP1097229 A JP 1097229A JP 9722989 A JP9722989 A JP 9722989A JP 2650411 B2 JP2650411 B2 JP 2650411B2
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- Japan
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- buffer layer
- substrate
- layer
- compound semiconductor
- fet
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、化合物半導体基板上にバッファ層と活性層
とをエピタキシャル成長で形成した層構造を持つ電界効
果トランジスタに係り、特に、有機金属気相成長方法に
よりバッファ層と活性層とをエピタキシャル成長で形成
したショットキバリア型電界効果トランジスタのバッフ
ァ層を改善したものに関する。
とをエピタキシャル成長で形成した層構造を持つ電界効
果トランジスタに係り、特に、有機金属気相成長方法に
よりバッファ層と活性層とをエピタキシャル成長で形成
したショットキバリア型電界効果トランジスタのバッフ
ァ層を改善したものに関する。
［従来の技術］ 一般に、ショットキバリア型電界効果トランジスタ
（電界効果トランジスタを以下、単にFETという）用の
エピタキシャル結晶を基板に形成する場合、有機金属気
相成長法により半絶縁性基板上にエピタキシャル成長を
行う。このとき、半絶縁性基板に活性層（性能層あるい
は動作層とも呼ばれている）を直接エピタキシャル成長
させると、基板の表面欠陥，表面準位，表面モホロジー
及び基板に存在する深い準位の影響により、高品質な活
性層が得られない。
（電界効果トランジスタを以下、単にFETという）用の
エピタキシャル結晶を基板に形成する場合、有機金属気
相成長法により半絶縁性基板上にエピタキシャル成長を
行う。このとき、半絶縁性基板に活性層（性能層あるい
は動作層とも呼ばれている）を直接エピタキシャル成長
させると、基板の表面欠陥，表面準位，表面モホロジー
及び基板に存在する深い準位の影響により、高品質な活
性層が得られない。
このため、従来は上述した影響をなくすため、第３図
に示すように、基板４と活性層１との界面に高抵抗のバ
ッファ層２をエピタキシャル成長させることが行われて
いる。このバッファ層２により基板の影響のない高品質
な活性層１が得られることは既に周知のことである。
に示すように、基板４と活性層１との界面に高抵抗のバ
ッファ層２をエピタキシャル成長させることが行われて
いる。このバッファ層２により基板の影響のない高品質
な活性層１が得られることは既に周知のことである。
しかし、このようにバッファ層２を基板４と活性層１
との間に介在させることにより高品質な活性層１が得ら
れるようになったが、今度は基板４の影響がバッファ層
２に現れて基板４とバッファ層２との界面が新たに問題
となってきた。
との間に介在させることにより高品質な活性層１が得ら
れるようになったが、今度は基板４の影響がバッファ層
２に現れて基板４とバッファ層２との界面が新たに問題
となってきた。
この基板とバッファ層との界面の問題とは、主に、基
板とバッファ層との界面における次の２つの現象であ
る。
板とバッファ層との界面における次の２つの現象であ
る。
（ｉ）キャリアの蓄積 （ii）電子トラップの発生 実際にFET素子を作製した場合、上記（ｉ）（ii）に
よる素子への悪影響は次の通りである。
よる素子への悪影響は次の通りである。
（ｉ）のよりFETはゲートに逆バイアスを印加して活
性層が空乏化しても、基板とバッファ層界面に電流が流
れるためピンチオフしなくなり、常にソース・ドレイン
間に電流が流れてしまう。
性層が空乏化しても、基板とバッファ層界面に電流が流
れるためピンチオフしなくなり、常にソース・ドレイン
間に電流が流れてしまう。
（ii）によりFETのしきい値電圧が大きく変化してし
まう。
まう。
このように基板とバッファ層との界面は大きな問題と
なっており、これを解決しなければ高品質なショットキ
バリア型FETを作製することが困難となっていた。
なっており、これを解決しなければ高品質なショットキ
バリア型FETを作製することが困難となっていた。
これを解決する方法として、特にGaAs系の場合、半絶
縁基板としてCrドープ基板を用いることも考えられる。
GaAs基板にCrをドープすることにより、浅い準位のドナ
ーやアクセプタ不純物を補償するように深い準位を形成
して、キャリアをこの深い準位に捕獲させることができ
るからである。
縁基板としてCrドープ基板を用いることも考えられる。
GaAs基板にCrをドープすることにより、浅い準位のドナ
ーやアクセプタ不純物を補償するように深い準位を形成
して、キャリアをこの深い準位に捕獲させることができ
るからである。
しかし、この場合、例えばバッファ層を１μｍの厚さ
にしても、Crはバッファ層ばかりでなく、活性層にまで
拡散して活性層のキャリアを補償してしまう欠点があっ
た。
にしても、Crはバッファ層ばかりでなく、活性層にまで
拡散して活性層のキャリアを補償してしまう欠点があっ
た。
［発明が解決しようとする課題］ 上述したように従来のFET構造では、化合物半導体基
板とバッファ層との界面に、基板の浅い準位に形成され
た不純物の影響による、キャリアの蓄積や電子トラップ
の発生があるため、ピンチオフやしきい値電圧に問題が
あり、高品質なFETを作製することができなかった。
板とバッファ層との界面に、基板の浅い準位に形成され
た不純物の影響による、キャリアの蓄積や電子トラップ
の発生があるため、ピンチオフやしきい値電圧に問題が
あり、高品質なFETを作製することができなかった。
また、特にGaAs系に限って、深い準位の不純物をドー
プした基板を用いることのよって、上記界面への基板の
影響をなくすこともできるが、ドープ不純物が活性層の
キャリアをも補償してしまうという欠点があった。
プした基板を用いることのよって、上記界面への基板の
影響をなくすこともできるが、ドープ不純物が活性層の
キャリアをも補償してしまうという欠点があった。
本発明の目的は、基板とバッファ層との間に、もう一
つのバッファ層を設けることによって、上述した従来技
術の欠点を解消して、化合物半導体の系（種類）にかか
わらず、また化合物半導体に不純物をドープしなくて
も、バッファ層が化合物半導体基板による影響を受ける
ことなく、基板とバッファ層との間にキャリアの蓄積及
び電子トラップの発生がない安定した界面が得られる高
品質なFETを提供することにある。
つのバッファ層を設けることによって、上述した従来技
術の欠点を解消して、化合物半導体の系（種類）にかか
わらず、また化合物半導体に不純物をドープしなくて
も、バッファ層が化合物半導体基板による影響を受ける
ことなく、基板とバッファ層との間にキャリアの蓄積及
び電子トラップの発生がない安定した界面が得られる高
品質なFETを提供することにある。
［課題を解決するための手段］ 本発明のFETは、半絶縁性化合物半導体基板上にノン
ドープバッファ層と活性層とをエピタキシャル成長で形
成した層構造を持つ電界効果トランジスタにおいて、上
記化合物半導体基板と上記ノンドープバッファ層との間
に、600℃より低い温度の気相成長法で形成したノンド
ープでかつｐ型の第２のバッファ層を備えて構成したも
のである。
ドープバッファ層と活性層とをエピタキシャル成長で形
成した層構造を持つ電界効果トランジスタにおいて、上
記化合物半導体基板と上記ノンドープバッファ層との間
に、600℃より低い温度の気相成長法で形成したノンド
ープでかつｐ型の第２のバッファ層を備えて構成したも
のである。
そして、上記半絶縁性化合物半導体基板がアンドープ
半絶縁性基板であり、これを構成する化合物半導体はGa
As,InPまたはZnSeのいずれであってもよい。
半絶縁性基板であり、これを構成する化合物半導体はGa
As,InPまたはZnSeのいずれであってもよい。
また、上記FET構造はMES（Metal Semiconduductor）,
HEMT（High Electron Mobility Transistor）またはMIS
（Metal Insulator Semiconductor）構造のいずれであ
ってもよい。
HEMT（High Electron Mobility Transistor）またはMIS
（Metal Insulator Semiconductor）構造のいずれであ
ってもよい。
［作用］ 化合物半導体基板とバッファ層との間に、600℃より
低い温度の低温気相成長法による第２のバッファ層を形
成すると、この第２のバッファ層はキャリア濃度には関
係なく、次のように機能する。
低い温度の低温気相成長法による第２のバッファ層を形
成すると、この第２のバッファ層はキャリア濃度には関
係なく、次のように機能する。
（ａ）昇温時に受ける熱的ダメージによる表面熱変成層
の発生を抑えることができ、良好な基板−エピタキシャ
ル層界面が得られる。
の発生を抑えることができ、良好な基板−エピタキシャ
ル層界面が得られる。
（ｂ）低温で結晶成長を行うことにより、結晶に残留す
る不純物が低下し、低いキャリア濃度でのｐ−ｎ補償が
可能となり、さらに高抵抗のバッファが得られる。
る不純物が低下し、低いキャリア濃度でのｐ−ｎ補償が
可能となり、さらに高抵抗のバッファが得られる。
ここで、特に第２のバッファ層のキャリアタイプはｐ
型である。バッファはｎ型であれｐ型であれ、キャリア
が空乏化していれば、ある程度高抵抗化する。バッファ
の抵抗率が最も高くなるのはｐとｎとが補償する領域で
あるが、ホールと電子との移動度の相違（ホールは電子
の約10/1の移動度）により、ｐとｎのキャリアが同数と
なる所より少しｐ型のキャリアが多い所で抵抗率が最大
値をとる。
型である。バッファはｎ型であれｐ型であれ、キャリア
が空乏化していれば、ある程度高抵抗化する。バッファ
の抵抗率が最も高くなるのはｐとｎとが補償する領域で
あるが、ホールと電子との移動度の相違（ホールは電子
の約10/1の移動度）により、ｐとｎのキャリアが同数と
なる所より少しｐ型のキャリアが多い所で抵抗率が最大
値をとる。
また、ショトキバリア型FETにおける電界計算シミュ
レーションによると、第４図に示すように、バッファ層
11がｐ型（当然、空乏化している）のとき、FET内部で
発生する電界は、ｎ型活性層12−バッファ層11間のバン
ドベンディングによるバリア13により、バッファ層11に
進入できなくなり、この結果、バッファ層11をリークす
る電流、即ち電子14を抑えることが可能となり、相互コ
ンダクタンス性およびソース・ドレインのピンチオフ特
性を向上させる。
レーションによると、第４図に示すように、バッファ層
11がｐ型（当然、空乏化している）のとき、FET内部で
発生する電界は、ｎ型活性層12−バッファ層11間のバン
ドベンディングによるバリア13により、バッファ層11に
進入できなくなり、この結果、バッファ層11をリークす
る電流、即ち電子14を抑えることが可能となり、相互コ
ンダクタンス性およびソース・ドレインのピンチオフ特
性を向上させる。
なお、キャリアが空乏化していれば、第２のバッファ
層の膜厚は問わない。このキャリアの空乏化は高抵抗バ
ッファを形成するために必要な一般的条件である。バッ
ファが空乏化していなければ、そこに電流が流れてしま
い、バッファは高抵抗化せず、相互コンダクタンスやソ
ース・ドレインのピンチオフ等素子の特性を著しく悪化
させるため、バッファ層本来の役目を果せなくなってし
まうからである。
層の膜厚は問わない。このキャリアの空乏化は高抵抗バ
ッファを形成するために必要な一般的条件である。バッ
ファが空乏化していなければ、そこに電流が流れてしま
い、バッファは高抵抗化せず、相互コンダクタンスやソ
ース・ドレインのピンチオフ等素子の特性を著しく悪化
させるため、バッファ層本来の役目を果せなくなってし
まうからである。
［実施例］ 以下、本発明の一実施例を第１図〜第２図を用いて説
明する。
明する。
第１図は本発明により作製したGaAs系ショットキバリ
ア型FET構造の一例を示す。
ア型FET構造の一例を示す。
化合物半導体基板４には、液体封止引上げ法（LEC
法）により作った、不純物をドープしていないアンドー
プ半絶縁性基板を用いる。FETは、この化合物半導体基
板４上に既存のバッファ層２と活性層１とを持った層構
造をしている。既存のバッファ層２と活性層１とは有機
金属気相成長法によりエピタキシャル成長で形成され
る。
法）により作った、不純物をドープしていないアンドー
プ半絶縁性基板を用いる。FETは、この化合物半導体基
板４上に既存のバッファ層２と活性層１とを持った層構
造をしている。既存のバッファ層２と活性層１とは有機
金属気相成長法によりエピタキシャル成長で形成され
る。
そして、さらに化合物半導体基板４とバッファ層２と
の間に、600℃より低い温度の有機金属気相成長法で形
成した第２のバッファ層３を備えている。
の間に、600℃より低い温度の有機金属気相成長法で形
成した第２のバッファ層３を備えている。
上記化合物半導体基板４を構成する化合物半導体は、
可能性のある組合せであれば何れの系でもよいが、具体
的にはGaAs,InPなどのIII−Ｖ族系またはZnSeなどのII
−VI族系が妥当である。
可能性のある組合せであれば何れの系でもよいが、具体
的にはGaAs,InPなどのIII−Ｖ族系またはZnSeなどのII
−VI族系が妥当である。
またFETの構造はMES,HEMTまたはMIS構造の何れであっ
てもよい。
てもよい。
さて、次に上述した第２のバッファ層３、既存のバッ
ファ層２、活性層１の各層の成長条件の具体例を示す。
ファ層２、活性層１の各層の成長条件の具体例を示す。
量比 第２図に上記条件で作製したエピタキシャル結晶と、
上記条件において第２のバッファ層をなくし既存のバッ
ファ層を0.5μｍとして作製したエピタキシャル結晶に
ついて、CV法によりキャリアプロファイルを測定した結
果を示す。
上記条件において第２のバッファ層をなくし既存のバッ
ファ層を0.5μｍとして作製したエピタキシャル結晶に
ついて、CV法によりキャリアプロファイルを測定した結
果を示す。
活性層のキャリア濃度に差異は見られないが、活性層
とバッファ層間におけるキャリア濃度の急峻性は、第２
のバッファ層の存在する方が、急峻性が良好となる結果
を得た。これは第２のバッファ層が基板とバッファ層間
の界面におけるキャリアの蓄積やトラップを補償してい
るためであると考えられる。
とバッファ層間におけるキャリア濃度の急峻性は、第２
のバッファ層の存在する方が、急峻性が良好となる結果
を得た。これは第２のバッファ層が基板とバッファ層間
の界面におけるキャリアの蓄積やトラップを補償してい
るためであると考えられる。
以上述べたように本実施例によれば、600℃より低い
温度の低温成長により形成した第２のバッファ層３を、
アンドープ半絶縁性の化合物半導体基板４とバッファ層
２との間に介在させるようにしたので、半絶縁基板の影
響により基板とバッファ層との界面にキャリアの蓄積や
電子トラップの発生が起こり得ても、第２のバッファ層
３が表面熱変成層の発生を抑えるとともに、低いキャリ
ア濃度でのｐ−ｎ補償を行って上記キャリアの蓄積やト
ラップを補償する。したがって、FETのゲートに逆バイ
アスしてもピンチオフせず、常にソース・ドレイン間に
電流が流れてしまったり、あるいはFETのしきい値電圧
が大きく変化してしまったりするということがない。
温度の低温成長により形成した第２のバッファ層３を、
アンドープ半絶縁性の化合物半導体基板４とバッファ層
２との間に介在させるようにしたので、半絶縁基板の影
響により基板とバッファ層との界面にキャリアの蓄積や
電子トラップの発生が起こり得ても、第２のバッファ層
３が表面熱変成層の発生を抑えるとともに、低いキャリ
ア濃度でのｐ−ｎ補償を行って上記キャリアの蓄積やト
ラップを補償する。したがって、FETのゲートに逆バイ
アスしてもピンチオフせず、常にソース・ドレイン間に
電流が流れてしまったり、あるいはFETのしきい値電圧
が大きく変化してしまったりするということがない。
また、本実施例では不純物をドープした基板を用いる
のではなく、アンドープ半絶縁性基板を用いることによ
って、上記界面への基板の影響をなくすことができるの
で、ドープ不純物が活性層のキャリアを補償してしまう
ということもない。
のではなく、アンドープ半絶縁性基板を用いることによ
って、上記界面への基板の影響をなくすことができるの
で、ドープ不純物が活性層のキャリアを補償してしまう
ということもない。
［発明の効果］ 本発明によれば、半絶縁性化合物半導体基板とノンド
ープバッファ層との間に600℃より低い温度の気相成長
法で形成したノンドープでかつｐ型の第２のバッファ層
を備えたので、基板とバッファ層との界面が安定し、電
気的特性の優れた高品質のFETを得ることができる。
ープバッファ層との間に600℃より低い温度の気相成長
法で形成したノンドープでかつｐ型の第２のバッファ層
を備えたので、基板とバッファ層との界面が安定し、電
気的特性の優れた高品質のFETを得ることができる。
第１図は本発明によるFETのエピタキシャル構造の一実
施例を示す断面図、第２図はエピタキシャル層深さに対
するキャリア濃度を従来との比較で説明した特性図、第
３図は従来のFETのエピタキシャル構造例を示す断面
図、第４図は第２のバッファ層がｐ型である場合の利点
を示すバンドモデルの説明図である。 １は活性層、２は既存のバッファ層、３は第２のバッフ
ァ層、４は化合物半導体基板である。
施例を示す断面図、第２図はエピタキシャル層深さに対
するキャリア濃度を従来との比較で説明した特性図、第
３図は従来のFETのエピタキシャル構造例を示す断面
図、第４図は第２のバッファ層がｐ型である場合の利点
を示すバンドモデルの説明図である。 １は活性層、２は既存のバッファ層、３は第２のバッフ
ァ層、４は化合物半導体基板である。
Claims (1)
- 【請求項１】半絶縁性化合物半導体基板上にノンドープ
バッファ層と活性層とをエピタキシャル成長で形成した
層構造を持つ電界効果トランジスタにおいて、 上記基板と上記ノンドープバッファ層との間に、600℃
より低い温度の気相成長法で形成したノンドープでかつ
ｐ型の第２のバッファ層を備えていることを特徴とする
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097229A JP2650411B2 (ja) | 1989-04-17 | 1989-04-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097229A JP2650411B2 (ja) | 1989-04-17 | 1989-04-17 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275642A JPH02275642A (ja) | 1990-11-09 |
| JP2650411B2 true JP2650411B2 (ja) | 1997-09-03 |
Family
ID=14186798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097229A Expired - Lifetime JP2650411B2 (ja) | 1989-04-17 | 1989-04-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650411B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3205575B2 (ja) * | 1991-09-12 | 2001-09-04 | シャープ株式会社 | トランジスタ及び結晶成長方法 |
| JPH0817232B2 (ja) * | 1992-12-21 | 1996-02-21 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012773A (ja) * | 1983-07-02 | 1985-01-23 | Agency Of Ind Science & Technol | 半導体素子の製造方法 |
| JPS62144365A (ja) * | 1985-12-18 | 1987-06-27 | Nec Corp | 積層構造 |
| JPH078756B2 (ja) * | 1986-07-04 | 1995-02-01 | 日本電信電話株式会社 | 化合物半導体薄膜形成法 |
-
1989
- 1989-04-17 JP JP1097229A patent/JP2650411B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02275642A (ja) | 1990-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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