JP3531808B2 - 保護回路および半導体装置 - Google Patents
保護回路および半導体装置Info
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Description
より作製されるMIS型半導体装置を過大電圧から保護
するために用いられる保護回路および半導体装置に関す
る。
体装置は、一般に、静電気に対する耐性が弱い。このた
め、静電気破壊から半導体装置を保護するための保護回
路を、その入出力部(外部入出力端子)に形成すること
が一般的に行われる。このような保護回路としては、サ
イリスタが広く用いられている。サイリスタはPN接合
を2つ以上含む半導体素子であり、基本的には、図1に
示すようにP−N−P−N構造を有し、一方の端部であ
る高濃度P型半導体領域7をアノード、他方の端部であ
る高濃度N型半導体領域6をカソードと称する。なお、
この図1は基板面垂直方向からサイリスタを見た場合を
示し、1はP型シリコン基板、2は素子分離領域、3は
低濃度N型半導体領域、4は低濃度P型半導体領域、5
は高濃度N型半導体領域、8は高濃度P型半導体領域で
あり、T1はアノード端子、T2はカソード端子であ
る。
としてアノードの電圧を変化させた場合について、一般
的な電流−電圧特性を示す。この図2に示すように、サ
イリスタは、正方向の電圧増加に対しては一度オン状態
になると大量の電流を流すことができ、また、負方向の
電圧増加に対してはPN接合の純方向特性を示し、大量
の電流を流すことが可能である。このため、サイリスタ
は静電気保護回路の一部として用いられることが多い。
み合わせで、かつ、正負の両極性について生じる。この
ため、静電気保護回路としては、任意の2端子間に充分
な放電電流を流すことが可能なものであることが必要と
なる。
回路について、図3〜図5を用いて説明する。図3は、
従来の静電気保護回路を設けた半導体装置を示す図であ
る。この半導体装置において、保護回路は、外部入出力
端子PADと電源端子VDD(電源線は図3のa−bの
部分)の間にP型MOSトランジスタPMOSが設けら
れ、P型MOSトランジスタPMOSと接地端子VSS
(接地線は図3のc−dの部分)との間にN型MOSト
ランジスタNMOSが設けられている。また、外部入出
力端子PADと接地線との間に第1サイリスタSCR1
がアノード部を外部入出力端子PAD側に、カソード部
を接地線に接続して設けられ、電源線と接地線の間に第
2サイリスタSCR2がアノード部を電源線に、カソー
ド部を接地線に接続して設けられている。なお、この図
3はP型MOSトランジスタPMOSが出力用トランジ
スタである例を示しており、入力用トランジスタの場合
には、通常、R2よりも内部回路側に、ゲートをR2に
接続して設けられる。
VDDおよび接地端子VSSには、半導体装置を構成す
る内部回路が接続されている。なお、N型MOSトラン
ジスタNMOSの上部の抵抗R1は10Ω程度であり、
N型MOSトランジスタではよく用いられるものであ
る。この図では、P型MOSトランジスタPMOSとN
型MOSトランジスタNMOSの分岐部が内部回路の入
力部に接続されているが、この抵抗R1とN型MOSト
ランジスタNMOSの間に接続してもよい。また、内部
回路の入力側の抵抗R2は内部回路のゲートを保護する
ために設けられるものであり、150Ω〜400Ω程度
とされる。外部入出力端子PADを入力端子として用い
る場合には、この抵抗R2をP型MOSトランジスタP
MOSとN型MOSトランジスタNMOSの分岐部と外
部入出力端子PADとの間に設けてもよいが、内部回路
の出力端子として利用する場合には、出力電流が得られ
なくなるので、電源端子VDDから外部入出力端子PA
Dの間に抵抗R2を設けることはない。
極性に対しても高い電流放電能力を持つため、図3中の
電源端子VDDと接地端子VSSの間で生じる静電気放
電に対しては第2サイリスタが保護素子として働いて高
い静電気耐性を示す。また、外部入出力端子PADと接
地端子VSSの間で生じる静電気放電に対しては第1サ
イリスタが保護素子として働いて高い静電気耐性を示
す。
DDの間で生じる静電気放電について考える。図4は、
図3中のP型MOSトランジスタPMOSの断面構造を
示す図である。この図4においては、外部入出力端子P
ADに接続された高濃度P型半導体領域13と低濃度N
型半導体領域10の接合部により、寄生的なダイオード
が存在する。なお、この図において、9はP型シリコン
基板であり、10は低濃度N型半導体領域、11は高濃
度N型半導体領域、12は高濃度P型半導体領域、14
はゲートポリシリコン、40はゲート酸化膜であり、V
DDは電源端子である。
ことにより、図3の回路において外部入出力端子PAD
を0Vとして電源端子VDDの電位を変化させた場合
に、外部入力端子VDDからP型MOSトランジスタP
MOSを通り、電源端子VDDに至る経路1で示される
部分の電流電圧特性は、図5に示すようなダイオード特
性となる。
入出力端子PADに対して電源端子VDDの電位を正方
向に大きくした場合、図中の第1サイリスタSCR1は
非常に小さな電位差(約0.7V)で大きな電流を流す
ため、電位差の大部分が第2サイリスタSCR2にかか
ることになる。その結果、経路2で示される部分の電流
電圧特性は、図2の正方向側とほぼ同じ特性を示す。
して電源端子の電位が正方向に大きくなるような静電気
放電現象が生じた場合には、図3の経路1または経路2
を放電電流が流れることになる。
ロセスで形成される図1に示すような特別なトリガー構
造を持たない、基本的なサイリスタのターンオン電圧
(負性抵抗を示し始める電圧)は、低濃度N型半導体領
域3と低濃度P型半導体領域4のブレイクダウン電圧で
決まり、数十Vの値となる。このターンオン電圧を低下
させるために、CMOSプロセスに工程を追加せずに作
製される図7に示すようなトリガー構造を設けたサイリ
スタも知られている。この図において、15はP型シリ
コン基板、16は素子分離領域、17は低濃度N型半導
体領域、18は低濃度P型半導体領域、19〜21は高
濃度N型半導体領域、22〜24は高濃度P型半導体領
域であり、T3はアノード端子、T4はカソード端子で
ある。なお、図7の21と24の間の上の斜線部はゲー
トポリシリコンである。この構造では、低濃度P型半導
体領域18と低濃度N型半導体領域17の接合部に高濃
度P型半導体領域24が設けられており、低濃度P型半
導体領域18と低濃度N型半導体領域17の間の耐圧よ
りも、高濃度P型半導体領域24と低濃度N型半導体領
域17の間の耐圧の方が低いため、高濃度P型半導体領
域24と低濃度N型半導体領域17の接合部がトリガー
となる。しかし、このサイリスタでも、ターンオン電圧
は10V〜20V程度となり、高濃度P型半導体領域2
4と低濃度N型半導体領域17の接合部のブレイクダウ
ン電圧以下にターンオン電圧を低下させることは困難で
ある。
電源端子の電位が正方向に大きくなるような静電気放電
現象が生じた場合には、実際には図3の経路2を通らず
に大部分の電流が経路1に流れ、P型MOSトランジス
タに電流集中が生じる。このため、従来の保護回路で
は、P型MOSトランジスタの静電気放電に対する耐圧
が回路全体の静電気耐圧を決定することになる。
ランジスタのチャンネル方向に濃度勾配の急峻な部分が
存在するため、放電電流の局所的な集中が生じやすい。
この傾向は、MOSトランジスタのソース/ドレイン拡
散抵抗やゲート配線抵抗を低減するために、高濃度P型
半導体領域上部に金属シリサイドを形成するプロセスを
用いた場合にはさらに顕著となり、静電気破壊に対する
耐性が大きく低下する。
決するためになされたものであり、CMOSプロセスに
より作製される半導体集積回路等の半導体装置の静電気
破壊をサイリスタを用いて防ぐための保護回路におい
て、追加の工程を必要とせずに、入出力部のP型MOS
トランジスタへの電流集中を防いでサイリスタを介した
放電経路を形成して、半導体装置の静電気破壊を有効に
防ぐことができる保護回路およびそれを用いた半導体装
置を提供することを目的とする。
導体装置を過大電圧による破壊から保護するために用い
られる保護回路であって、外部入出力端子と電源線との
間にP型MOSトランジスタが設けられ、該P型MOS
トランジスタと接地線との間にN型MOSトランジスタ
が設けられ、該外部入出力端子と該接地線との間に第1
サイリスタがアノード部を該外部入出力端子側に、カソ
ード部を該接地線に接続して設けられ、かつ、該電源線
と該接地線の間に第2サイリスタがアノード部を該電源
線に、カソード部を接地線に接続して設けられ、該P型
MOSトランジスタと該N型MOSトランジスタの分岐
点からP型MOSトランジスタを通って電源線に至る配
線の一部に、抵抗部が設けられており、前記外部入出力
端子に対して電源端子の電位を正方向に大きくした場合
に、該外部入出力端子から前記第1サイリスタ、前記接
地線、前記第2サイリスタおよび前記電源線を経由して
該電源端子に至る経路が負性抵抗を示し始める電圧値よ
りも、該外部入出力端子から前記P型MOSトランジス
タ、前記抵抗部および該電源線を経由して該電源端子に
至る経路が電気的に破壊される電圧値の方が大きい値と
なるように、該抵抗部の抵抗値が定められており、その
ことにより上記目的が達成される。
けられていてもよい。
濃度不純物領域中に形成された、該低濃度不純物領域と
は導電型が反対である高濃度不純物領域からなっていて
もよい。
濃度不純物領域からなり、該抵抗部上に、該低濃度不純
物領域と導電型が同じであり、素子分離領域で隔てられ
た2つの高濃度不純物領域が形成されていてもよい。
前記P型MOSトランジスタおよび該電源線を経由して
該電源端子に至る金属配線からなっていてもよい。
に、本発明の保護回路が設けられており、そのことによ
り上記目的が達成される。
り作製されるサイリスタを用いた保護回路において、外
部入出力端子に接続されたP型MOSトランジスタに流
れる静電気放電電流の値を制限して、サイリスタを介し
た放電経路によって充分な静電気耐性を実現することが
可能である。以下に、この保護回路の動作について、図
6を参照しながら説明する。
す回路図である。ここでは、外部入出力端子PADを基
準電位を0Vとして、電源端子に正の電荷が放電される
場合について説明する。この場合には、電流の放電経路
は外部入出力端子PADから抵抗部Rを通り、P型MO
SトランジスタPMOSの寄生ダイオードを通り、電源
線を経由して電源端子VDDに流れる放電経路(経路
1)と、外部入出力端子PADから第1サイリスタSC
R1を通り、接地線を経由して第2サイリスタSCR2
を通り、電源線を経由して電源端子VDDに流れる経路
2の2通りの放電経路が存在する。これらの経路は、並
列していることから、P型MOSトランジスタPMOS
側に設けた抵抗部Rの抵抗値を変えることにより、電流
の流れる割合が変化することになる。
ランジスタPMOSと抵抗部Rからなる部分が破壊され
る電圧が、サイリスタを経由する経路2がターンオンす
る電圧よりも小さい場合には、図6の経路1に電流が集
中的に流れ、P型MOSトランジスタPMOSの破壊電
圧により静電気放電に対する耐圧が決まる。
型MOSトランジスタPMOSと抵抗部Rからなる部分
が破壊される電圧を、サイリスタを経由する経路2がタ
ーンオンする電圧よりも大きくすると、図6の経路2に
電流が集中的に流れ、静電気放電に強い耐性を有するよ
うに設計されたサイリスタを通って放電されるため、静
電気放電に対する耐圧が大きくなる。
として、電源端子に正の電荷が放電される場合について
説明したが、電源端子を基準電位0Vとして、外部入出
力端子に負の電荷が放電される場合にも、電気的には全
く等価である。なお、外部入出力端子を基準電位0Vと
して、電源端子に負の電荷が放電される場合には、P型
MOSトランジスタの寄生ダイオードに流れる電流はP
N接合の順方向となり、電流集中が起こり難いので、破
壊耐性が高く、問題とはならない。
放電電流を制御するために設けられる上記抵抗部は、例
えば後述する実施形態1に示すように、配線間のスルー
ホール部に設けることができる。なお、スルーホールに
よって抵抗を形成する場合には、抵抗部の抵抗値は、ス
ルーホールの各段数での並列に配置する数と合計の段数
によって設定可能である。
に、半導体基板に形成された低濃度不純物領域中に形成
された、低濃度不純物領域とは導電型が反対である高濃
度不純物領域を抵抗部とすることもできる。この場合、
抵抗部の抵抗値は、高濃度不純物領域の幅と長さにより
設定可能である。なお、以下の説明において、幅は電流
方向に垂直な方向の寸法であり、長さは電流方向に平行
な方向の寸法とする。
に、半導体基板に形成された低濃度不純物領域を抵抗部
とし、抵抗部上に、低濃度不純物領域と導電型が同じで
あり、素子分離領域で隔てられた2つの高濃度不純物領
域を形成してもよい。この場合、抵抗部の抵抗値は、素
子分離領域の幅と長さにより設定可能である。
に、外部入出力端子部からP型MOSトランジスタおよ
び電源線を経由して電源端子に至る金属配線を抵抗部と
して用いてもよい。この場合、抵抗部の抵抗値は、その
金属配線の幅と長さにより設定可能である。
ランジスタ形成プロセスに含まれる工程であり、追加の
工程を必要としない。
て、図面を参照しながら説明する。
護回路を設けた半導体装置を示す図である。この半導体
装置において、保護回路は、図3の半導体装置と同様
に、外部入出力端子PADと電源端子VDD(電源線は
図6のa−bの部分)の間にP型MOSトランジスタP
MOSが設けられ、P型MOSトランジスタPMOSと
接地端子VSS(接地線は図6のc−dの部分)との間
にN型MOSトランジスタNMOSが設けられている。
また、外部入出力端子PADと接地線との間に第1サイ
リスタSCR1がアノード部を外部入出力端子PAD側
に、カソード部を接地線に接続して設けられ、電源線と
接地線の間に第2サイリスタSCR2がアノード部を電
源線に、カソード部を接地線に接続して設けられてい
る。さらに、外部入出力端子PAD、電源端子VDDお
よび接地端子VSSには、半導体装置を構成する内部回
路が接続されている。
タSCR1、SCR2としては図7に示したトリガー構
造のサイリスタが設けられている。各サイリスタを構成
する半導体不純物領域は、CMOSトランジスタを構成
する不純物領域と同じ工程にて作製され、追加の工程は
行っていない。
は、P型MOSトランジスタPMOSとN型MOSトラ
ンジスタNMOSの分岐点からP型MOSトランジスタ
PMOSを通って電源線に至る配線の一部に、抵抗部R
が設けられている。本実施形態では、金属配線層間を接
続するスルーホール部に抵抗部Rを設けている。
4μmのトランジスタを後述する図10に示すように1
2本並列に接続して幅408μmに形成し、各トランジ
スタのドレイン部に、金属配線層を接続するためのスル
ーホール(直径0.26μm、各スルーホール部の抵抗
値が約7Ω)を用いて抵抗部Rを形成した。
より設定した。図6に示す経路2のターンオン電圧は、
他に評価用回路を作成して測定したところ、約17Vで
あり、P型MOSトランジスタPMOSが破壊される電
流値および電圧値は2.4Aおよび12.8Vである。
よって、各抵抗部Rに必要な抵抗値は (17V−12.8V)/2.4A=1.8Ω と計算され、本実施形態ではマージンを見込んで2.8
Ωとした。
層から第1の配線層に7個のスルーホール部で電気的に
接続し、第1の配線層から第2の配線層に8個のスルー
ホール部で電気的に接続したものを1段として、これを
9段分接続したものを、図10に示すように、P型MO
SトランジスタPMOSのドレイン部に6本並列に接続
した。これにより、1段当たりの抵抗値は 7Ω/7+7Ω/8≒1.88Ω となり、1本当たりの抵抗値は 1.88Ω×9=16.9Ω となり、抵抗を6本並列に接続した抵抗部Rの抵抗値は 16.9Ω×1/6≒2.8Ω となる。
形態の半導体装置における電流−電圧(I−V)特性を
示す。ここでは、接地端子VSS−外部入出力端子PA
D間にパルス電圧を印加した場合の図6の経路2のI−
V特性と、そのときの図6の経路1のリーク電流とを示
す。この図では、サイリスタがオン状態になったことを
示すスナップバック特性が見られ、図6の経路2が有効
な保護回路として機能していることが分かる。また、印
加電圧が27Vまではリーク電流が1E−10Aであ
り、経路1が破壊されていないことが分かる。
て作製した従来の半導体装置(図3の構成)における電
流−電圧(I−V)特性を示す。ここでは、接地端子V
SS−外部入出力端子PAD間にパルス電圧を印加した
場合の図3の経路2のI−V特性と、そのときの図3の
経路1のリーク電流とを示す。この図では、スナップバ
ック特性が見られず、P型MOSトランジスタの寄生ダ
イオードに電流が流れて破壊に至ることが分かる。ま
た、印加電圧が12Vでリーク電流が大きく変化してお
り、そこで経路1が破壊されていると考えられる。
半導体装置(図3の構成)について、電源端子を基準と
して外部入出力端子に負方向の電圧を印加し、ESD試
験(Electrostatic Discharg
e)の1つであるMachine Model試験を行
った結果を示す。なお、Machine Model試
験は、200pFの容量に蓄積した電荷を抵抗を介さず
に放電する試験方法である。また、試料1〜3は同一プ
ロセスで作成した異なるチップであり、回路構成は同じ
ものである。
例に比べて静電気放電耐性が大きく向上していることが
分かる。
SトランジスタPMOSとN型MOSトランジスタNM
OSの分岐点とP型MOSトランジスタPMOSの間に
設けているが、P型MOSトランジスタPMOSと電源
端子VDDの間に設けてもよい。また、抵抗部Rを分け
て、P型MOSトランジスタPMOSの両側に設けても
よい。抵抗部Rの抵抗値が大きい程、静電気放電耐性を
向上させることができるが、大きすぎると出力電流が下
がるので、10Ω程度以下であるのが好ましい。
純物領域を用いて図6の抵抗部Rを形成した例について
説明する。
抗部Rの構成を説明するための断面図である。ここで
は、P型シリコン基板25に形成された低濃度N型半導
体領域26に不純物拡散により高濃度P型半導体領域2
7が形成され、この高濃度P型半導体領域27が抵抗部
Rとなっている。なお、図13(a)において、28は
素子分離領域であり、29は低濃度P型半導体領域であ
る。
成された高濃度不純物領域27のシート抵抗が5Ω/□
である場合に、幅を25μm、長さを14μmとすれ
ば、上記実施形態1とほぼ同様に2.8Ωの抵抗値を有
する抵抗部Rを形成可能である。
純物領域を用いて図6の抵抗部Rを形成した例について
説明する。
抗部Rの構成を説明するための断面図である。ここで
は、P型シリコン基板30に形成された低濃度N型半導
体領域32が抵抗部Rとなっており、その上に素子分離
領域31で隔てられた高濃度N型半導体領域34、35
が形成されている。低濃度N型半導体領域32と金属配
線ではコンタクト抵抗が高くなるので、この高濃度N型
(N+)半導体領域34、35がコンタクト部として形
成されている。なお、図14(a)において、33は低
濃度P型半導体領域である。
0Ω/□である場合に、幅が400μm、長さが16.
8μmの抵抗を6本並列に形成すれば、上記実施形態1
とほぼ同様に2.8Ωの抵抗値を有する抵抗部Rを形成
可能である。
を用いて図6の抵抗部Rを形成した例について説明す
る。
抗部Rの構成を説明するための断面図である。ここで
は、外部入出力端子部からP型MOSトランジスタおよ
び電源線を経由して電源端子に至る金属配線層を抵抗部
Rとしている。なお、この図のコンタクトは、第1の配
線層(図示)と第2の配線層(図示せず)を接続するた
めのものである。また、幅と長さの設定されている部分
の両側部分は、コンタクトの数を充分に多くとるための
領域であり、コンタクト数が少ないと、コンタクト抵抗
が大きくなり、配線部で決定される抵抗値よりも大きく
なるために設けられている。
である場合に、幅を2μm、長さを70μmとすれば、
上記実施形態1とほぼ同様に2.8Ωの抵抗値を有する
抵抗部Rを形成可能である。
チップのレイアウトに適用した例について説明する。
るための図であり、図17はその拡大図である。ここで
は、図6に示した抵抗部Rの抵抗値が2.8Ωである場
合に、経路1が破壊される電圧が、経路2がターンオン
する電圧よりも大きくなるものとする。また、保護回路
は図16(b)に示すように、内部回路に接続されるも
のとする。
線を幅を20μmで形成し、各端子間隔を150μmと
して、外部入出力端子PAD1〜PAD8、PAD12
〜PAD31、PAD34〜PAD56、PAD59〜
PAD82、PAD85〜PAD100、4個の電源端
子VDDおよび4個の接地端子VSSの計100個の端
子を、4000μm×4000μmの各辺に25個ずつ
設けた。また、接地線は充分な幅で形成し、配線による
抵抗を無視できるようにした。これにより、各端子間の
電源配線の抵抗値が0.6Ωに形成されるので、電源端
子VDDから5つ以上離れた外部入出力端子PADに接
続される保護回路(図17のB)では、実施形態4と同
様に、電源配線の抵抗を利用して、2.8Ω以上の抵抗
値を有する抵抗部Rを形成することができる。
した外部入出力端子PADに接続される保護回路(図1
7のA)では、P型MOSトランジスタのドレイン部側
に、実施形態1〜実施形態3と同様にして、2.8Ω以
上の抵抗値を有する抵抗部Rを形成することができる。
例えば、外部入出力端子PAD1〜PAD25では、電
源端子を9番目、接地端子を10番目に形成し、5番目
〜8番目および11番目から13番目にはP型MOSト
ランジスタのドレイン部側に抵抗値2.8Ωの抵抗部R
を形成する。
Machine Model試験によりESD試験を行
った。その結果、印加電圧が300Vでは全ての外部入
出力端子部で破壊が生じず、350Vで破壊されること
を確認した。これに対して、本実施形態と同じプロセス
条件にて作製した従来の保護回路(図3のサイリスタに
トリガー構造を設けたもの)を設けたチップでは、印加
電圧が250Vで破壊されることを確認した。
ば、P型MOSトランジスタへの電流集中を防いで、サ
イリスタを通る放電経路に電流を流すことにより、微細
な構造の半導体装置を作製するプロセスに対して、有効
な保護回路を形成することが可能である。
外部入出力端子と電源線との間にP型MOSトランジス
タが設けられ、P型MOSトランジスタと接地線との間
にN型MOSトランジスタが設けられ、外部入出力端子
と該接地線との間に第1サイリスタがアノード部を外部
入出力端子側に、カソード部を接地線に接続して設けら
れ、かつ、電源線と接地線の間に第2サイリスタがアノ
ード部を電源線に、カソード部を接地線に接続して設け
られた保護回路において、P型MOSトランジスタとN
型MOSトランジスタの分岐点からP型MOSトランジ
スタを通って電源線に至る配線の一部に、抵抗部を設け
て、その抵抗値を、外部入出力端子に対して電源端子の
電位を正方向に大きくした場合に、外部入出力端子から
第1サイリスタ、接地線、第2サイリスタおよび電源線
を経由して電源端子に至る経路が負性抵抗を示し始める
電圧値よりも、外部入出力端子からP型MOSトランジ
スタ、抵抗部および電源線を経由して電源端子に至る経
路が電気的に破壊される電圧値の方が大きい値となるよ
うに設定することにより、P型MOSトランジスタに流
れる静電気放電電流の値を制限して、サイリスタを介し
た放電経路によって充分な静電気耐性を得ることがで
き、有効な保護回路を形成することが可能である。
面図である。
である。
成を説明するための回路図である。
の断面図である。
である。
成を説明するための回路図である。
するための断面図である。
説明するためのレイアウト図である。
OSトランジスタの構成を説明するための回路図であ
る。
特性を示す図である。
示す図である。
部の構成を説明するためのレイアウト図であり、(b)
はその抵抗部を説明するための図である。
部の構成を説明するためのレイアウト図であり、(b)
はその抵抗部を説明するための図である。
を説明するためのレイアウト図である。
るためのレイアウト図であり、(b)はその保護回路部
と内部回路との接続を説明するための図である。
導体領域 7、8、12、13、22〜24、27 高濃度P型半
導体領域 14 ゲートポリシリコン 40 ゲート酸化膜 T1、T3 アノード端子 T2、T4 カソード端子 PAD 外部入出力端子 VDD 電源端子 VSS 接地端子 NMOS N型MOSトランジスタ PMOS P型MOSトランジスタ SCR1、SCR2 サイリスタ R 抵抗部 R1、R2 抵抗 A B 保護回路
Claims (6)
- 【請求項1】 半導体装置を過大電圧による破壊から保
護するために用いられる保護回路であって、 外部入出力端子と電源線との間にP型MOSトランジス
タが設けられ、該P型MOSトランジスタと接地線との
間にN型MOSトランジスタが設けられ、該外部入出力
端子と該接地線との間に第1サイリスタがアノード部を
該外部入出力端子側に、カソード部を該接地線に接続し
て設けられ、かつ、該電源線と該接地線の間に第2サイ
リスタがアノード部を該電源線に、カソード部を接地線
に接続して設けられ、 該P型MOSトランジスタと該N型MOSトランジスタ
の分岐点からP型MOSトランジスタを通って電源線に
至る配線の一部に、抵抗部が設けられており、 前記外部入出力端子に対して電源端子の電位を正方向に
大きくした場合に、該外部入出力端子から前記第1サイ
リスタ、前記接地線、前記第2サイリスタおよび前記電
源線を経由して該電源端子に至る経路が負性抵抗を示し
始める電圧値よりも、該外部入出力端子から前記P型M
OSトランジスタ、前記抵抗部および該電源線を経由し
て該電源端子に至る経路が電気的に破壊される電圧値の
方が大きい値となるように、該抵抗部の抵抗値が定めら
れている、 保護回路。 - 【請求項2】 前記抵抗部が配線間のスルーホール部に
設けられている請求項1に記載の保護回路。 - 【請求項3】 前記抵抗部は、半導体基板に形成された
低濃度不純物領域中に形成された、該低濃度不純物領域
とは導電型が反対である高濃度不純物領域からなる請求
項1に記載の保護回路。 - 【請求項4】 前記抵抗部は、半導体基板に形成された
低濃度不純物領域からなり、該抵抗部上に、該低濃度不
純物領域と導電型が同じであり、素子分離領域で隔てら
れた2つの高濃度不純物領域が形成されている請求項1
に記載の保護回路。 - 【請求項5】 前記抵抗部は、前記外部入出力端子部か
ら前記P型MOSトランジスタおよび該電源線を経由し
て該電源端子に至る金属配線からなる請求項1に記載の
保護回路。 - 【請求項6】 外部入出力端子部に、請求項1乃至請求
項5のいずれかに記載の保護回路が設けられた半導体装
置。
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2001
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