JP3795617B2 - 半導体装置の保護回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路(IC,LSI等)などの半導体装置の保護回路に関し、この種の半導体装置の外部回路との接続端子となるパッドに、不測に印加される静電気等による高い電圧から内部回路を保護するために、半導体装置に設けられる保護回路に関する。
【0002】
【従来の技術】
半導体装置の内部回路を静電気等の高い電圧から保護するための保護回路としては、種々の構成のものが用いられているが、その一例を図24に示す。
この図24は、一般的な保護回路9と内部回路3とを備える半導体装置の入力回路の一例を示す回路図である。
【0003】
保護回路9はダイオード91,92と抵抗4とからなり、内部回路3はPチャネルMIS型電界効果トランジスタ1とNチャネルMIS型電界効果トランジスタ2とから構成されている。
ここで、MIS型電界効果トランジスタは、MOS型電界効果トランジスタを含む(金属−絶縁膜−半導体)構造の電界効果トランジスタを総称するものであり、以後これを「MISFET」と略称する。
【0004】
この半導体装置の入力回路において、パッド10は、保護回路9を構成するダイオード91のアノード端子と抵抗4の一方の端子とに接続している。その抵抗4の他方の端子は、ダイオード92のカソード端子と内部回路3を構成するPチャネルMISFET1及びNチャネルMISFET2の各ゲート端子とに接続している。
【0005】
また、第1の電源端子11は、PチャネルMISFET1の一方の端子と、ダイオード91のカソード端子とに接続し、第2の電源端子12は、NチャネルMISFET2の一方の端子とダイオード92のアノード端子とに接続している。
ここで、第1の電源端子11には基準電位(VDD)が供給され、第2の電源端子12には負の電源電位(VSS)が供給される。
【0006】
そして、PチャネルMISFET1の他方の端子とNチャネルMISFET2の他方の端子は、共に出力端子13に接続している。
静電気は、数KVから十数KVの電圧で正負の極性をもっており、保護回路9はパッド10に不測に印加されるこの静電気から内部回路3を保護する必要がある。
【0007】
そのため、正極性の静電気がパッド10に印加され、ダイオード91のアノード端子と抵抗4との接続点に到達すると、ダイオード91が順方向動作を行ない、第1の電源端子11に電流を流す。このダイオード91に電流が流れはじめる電圧をしきい値電圧という。パッド10に印加された正極性の電圧は、ダイオード91の順方向のしきい値電圧値でクランプされるため、内部回路3には、この順方向のしきい値電圧以上の電圧は印加されない。
【0008】
一方、負極性の静電気がパッド10に印加され、抵抗4を介してダイオード92のカソード端子に到達すると、ダイオード92が順方向動作を行ない、抵抗4を介してパッド10に電流を流す。したがって、パッド10に印加された負極性の電圧は、ダイオード92の順方向のしきい値電圧値でクランプされるため、内部回路3には、絶対値がこの順方向のしきい値電圧以上の電圧は加わらない。
【0009】
また抵抗4は、パッド10と内部回路3との間に直列に挿入されているため、静電気による立ち上がりの鋭いノイズ成分をなまらせる役割を果たしている。
ところで、近年のMISFETの微細化に伴ない、MISFETを構成するゲート絶縁膜はますます薄膜化する傾向にある。MISFETを構成するゲート絶縁膜が薄膜化すると、その破壊耐量も低下することから、保護回路の重要性はさらに高くなってきている。
【0010】
上述のような2個のダイオードを用いた従来技術の保護回路は、そのダイオードのPN接合の面積に保護能力が依存する。すなわち、図24に示した半導体装置において、保護回路9によって内部回路3を保護し、内部回路3を構成するMISFET1,2の破壊耐量を向上するためには、保護回路9を構成するダイオード91,92のPN接合の面積を増加させればよい。
【0011】
その理由は、ダイオード91,92を構成するPN接合の面積を増加させれば、このダイオード91,92に単位時間当りに大きな電流を流すことができ、さらにダイオード91,92を構成するPN接合の単位面積当たりの通電量が減少することから、保護回路の保護能力は向上する。
また、ダイオード91,92を構成するPN接合の単位面積当たりの通電量が減少するということは、このPN接合に流れる電流による熱の発生を抑制できることになる。そのため、ダイオード91,92の熱破壊を防止することができ、それによって保護回路9自身の破壊を防止することになる。
【0012】
【発明が解決しようとする課題】
しかしながら、ダイオード91,92のPN接合の面積を増加することには大きな問題がある。すなわち、それは半導体装置における保護回路9が占有する面積を増加することになる。
図24に示した従来の保護回路9は、パッド10に印加される静電気による高い電圧をクランプして内部回路3を保護するためには、正と負との極性を持つ静電気に対応し、各極性の電圧に対して別のクランプ素子であるダイオード91,92を必要とする。
【0013】
そのため、クランプ素子であるダイオードのPN接合の面積を増加することによって保護回路の保護能力を向上させようとすると、保護回路の占有する設置面積は非常に大きなものになる。さらに、その両ダイオードに高電圧によるサージ電流を流し得る異なる極性の電源配線を形成するスペースも必要になる。
これは、パッド10の周辺に設置する保護回路9以外の他の回路の設置面積を圧迫し、ひいては半導体装置全体の面積増加につながる。したがって、この手段は半導体装置の面積を縮小してコストダウンを図る要求に逆行するので、好ましくない。
【0014】
そのため、半導体装置全体の面積が増加しないように、保護回路9の占有する設置面積を縮小すると、保護回路9を構成するダイオード91,92のPN接合の面積が充分確保できなくなり、パッド10に印加される静電気から内部回路3を保護する能力が低下するばかりか、保護回路9の各電源配線の幅も狭くなるため電流容量が低下し、保護回路9自身も破壊される恐れがある。
【0015】
そこで、図25に示すように、保護回路9′を構成するクランプ素子をダイオード91のみにして、パッド10に負の高電圧が印加されたときには、このダイオード91のブレークダウン電圧でその電圧をクランプするようにした保護回路も使用されている。
このようにすれば、1個のパッドに対して1個のクランプ素子で済み、その電源配線も一方の極性だけでよいため、そのクランプ素子であるダイオードのPN接合の面積を増加し、その電源配線の幅も広くして耐久性を高めることが可能になる。
【0016】
しかしながら、この保護回路9′によれば、パッド10に正極性の電圧が印加された場合のクランプ電圧は、ダイオード91の順方向のしきい値電圧値であるが、パッド10に負極性の電圧が印加された場合のクランプ電圧は、ダイオード91のブレークダウン電圧(約50V)となるため、かなり大きな電圧になる。しかも、ダイオードがブレークダウンを繰り返すと劣化するという問題もあり、やはり好ましくなかった。
【0017】
この発明は、このような問題を解決するためになされたものであり、1パッドにつき1個のクランプ素子で、ブレークダウンを使用せずに、静電気による正極性及び負極性の高い電圧が半導体装置のパッドに印加されても、内部回路を確実に保護できるようにし、且つ半導体装置における保護回路以外の回路を設置する面積を圧迫することなく、保護回路自身の破壊も生じないようにした半導体装置の保護回路を提供することを目的とする。
【0018】
【課題を解決するための手段】
この発明は上記の目的を達成するため、半導体装置のパッドと内部回路との間に設ける半導体装置の保護回路において、クランプ回路部と、そのクランプ回路部に接続するゲート回路部とを有し、上記クランプ回路部は、ゲート端子とソース端子とドレイン端子とバルク端子とを備えるMIS型電界効果トランジスタ(MISFET)を有し、上記ゲート回路部は、ゲート回路抵抗とコンデンサとを有する。
【0019】
そして、上記MISFETは、上記ソース端子と上記バルク端子とを、上記パッドと上記内部回路とに接続する。上記ドレイン端子は、第1の電源端子に接続し、上記ゲート端子は、上記ゲート回路抵抗の一方の端子と上記コンデンサの一方の端子とに接続する。上記ゲート回路抵抗の他方の端子は、第2の電源端子に接続し、上記コンデンサの他方の端子は、上記第1の電源端子に接続する。
【0020】
この半導体装置の保護回路によれば、正極性のサージ電圧がパッドに印加されると、MISFETの一方の端子から半導体基板に電流を流し、MISFETのバルク端子及びドレイン端子を介して第1の電源に電流を流す。それによって、正のサージ電圧はPN接合の順方向のしきい値電圧にクランプされる。
【0021】
また、負極性のサージ電圧がパッドに印加されると、MISFETのソース端子に加わる静電気による負のサージ電圧と、ゲート回路抵抗を介して第2の電源に接続するMISFETのゲート端子との間の電位差により、このMISFETがオンする。
それによって、第1の電源からMISFETのドレイン端子及びソース端子を介してパッドへ電流を流す。したがって、負のサージ電圧は、このMISFETのオン時のソース・ドレイン間の電位差にクランプされる。
【0022】
上記半導体装置が、複数のパッドとその複数のパッドを介して信号のやり取りを行なう複数の内部回路とを有する場合には、上記クランプ回路部は、上記複数のパッドと上記複数の内部回路との間にそれぞれ設けられ、上記ゲート回路部は、前期半導体装置に1つ設けられているとよい。
【0023】
また、上記クランプ回路部は第1の抵抗と第2の抵抗とを有し、上記第1の抵抗は、パッドとMISFETのソース端子及びバルク端子との間に介挿され、上記第2の抵抗は、上記MISFETのソース端子及びバルク端子と内部回路との間に介挿されることにより、その保護性能を高めることができる。
その第1の抵抗と前記第2の抵抗のうち、少なくとも前記第1の抵抗を薄膜抵抗によって構成することにより、ラッチアップ防止効果を得ることができる。
【0024】
また、上記クランプ回路部のMISFETとして、高耐圧MISFETを使用することによって、上記ゲート回路部を省略して、高耐圧MISFETのゲート端子を直接第2の電源端子に接続することが可能になる。
【0025】
【発明の実施の形態】
以下、図面を用いて、この発明による半導体装置の保護回路の幾つかの実施形態を説明する。
【0026】
〔第1の実施形態〕
図1は、この発明の第1の実施形態の半導体装置の保護回路と内部回路とを示す回路図であり、前述した従来例の図24と同じ部分には同じ符号を付してある。
この図1に示す保護回路は、半導体装置のパッド10と内部回路3との間に設けたクランプ回路部6と、そのクランプ回路部6に接続するゲート回路部8とから構成される。
【0027】
パッド10は半導体装置の内部回路3と外部の回路などとの間で電気信号をやり取りするための端子の役割を持ち、半導体装置に用いるアルミニウムなどからなる金属配線と同一の材質で形成されている。
クランプ回路部6は、NチャネルMIS型電界効果トランジスタ(MISFET)5で構成され、このクランプ回路部6に接続するゲート回路部8は、ゲート回路抵抗15とコンデンサ16とによって構成されている。
【0028】
そして、この図1に示す保護回路において、クランプ回路部6のNチャネルMISFET5のソース端子Sとバルク端子Bとの接続端子は、パッド10と、内部回路3を構成するPチャネルMISFET1のゲート端子とNチャネルMISFET2のゲート端子とに接続している。NチャネルMISFET5のドレイン端子Dは第1の電源端子11と接続し、ゲート端子Gはゲート回路部8を構成するゲート回路抵抗15の一方の端子とコンデンサ16の一方の端子とに接続し、そのゲート回路抵抗15の他方の端子は第2の電源端子12に接続し、コンデンサ16の他方の端子は第1の電源端子11に接続している。
【0029】
その第1の電源端子11には基準電位(VDD)が供給され、第2の電源端子12には負の電源電位(VSS)が供給される。
図2及び図3は、図1に示したクランプ回路部6を模式的に示す断面図であり、図2は正のサージ電圧をクランプする場合の動作を説明するための図、図3は負のサージ電圧をクランプする場合の動作を説明するための図である。
【0030】
図1乃至図3に示すNチャネルMISFET5は、そのソース,ゲート,ドレイン,バルクの各端子を、S,G,D,Bの各記号で示している。これらはそれぞれMISFETを構成するものであり、それぞれの端子の英字頭文字を記号として示している。
【0031】
図2及び図3に示すクランプ回路部6は、N型の半導体基板100に、その半導体基板100と異なる導電型の不純物の領域を形成するP型のウェル101を設け、そこにNチャネルMISFET5を構成している。
すなわち、そのP型のウェル101内に、NチャネルMISFET5のバルク端子Bを形成するP型の拡散層53と、ソース端子Sを形成する半導体基板100と同じ導電型の不純物のN型の拡散層52と、このN型の拡散層52から離間してドレイン端子Dを形成するN型の拡散層51とを設け、その拡散層52と拡散層51との間の上部にゲート端子Gを形成するゲート電極50を設けている。
【0032】
ここで、NチャネルMISFET5のゲート端子Gを形成するゲート電極50は、多結晶シリコンで構成する。
N型の半導体基板100のP型のウェル101の周囲には、N型の拡散層55を形成し、それを第1の電源端子11に接続している。NチャネルMISFET5のドレイン端子Dを形成するN型の拡散層51も第1の電源端子11に接続している。
【0033】
NチャネルMISFET5のバルク端子Bを形成するP型の拡散層53とソース端子Sを形成するN型の拡散層52は共通の接続端子56を介して図1に示したパッド10に接続される。
ゲート端子Gを形成するゲート電極50は、ゲート接続端子57を介して図1に示したゲート回路部8に接続し、そのゲート回路抵抗15を介して第2の電圧端子に接続される。
【0034】
図4は、図1におけるクランプ回路部6を模式的に示す平面図である。この図4において、多数の小さい正方形のドットは、それぞれ下側の拡散層又は電極と上側の端子(配線)とを接続するコンタクトホールを示している。
【0035】
図5は、図4のA−A線に沿う実際形状に近い拡大断面図である。この図5において、59は半導体基板100及びウェル101上に形成したフィールド酸化膜で、各拡散層51,52,53,55を互いに絶縁している。60は第1の電源端子11,接続端子56,およびゲート電極50を互いに絶縁する絶縁層である。54はゲート電極50とウェル101の上面との間に形成したゲート絶縁層である。
【0036】
つぎに、この半導体装置の保護回路の動作を主に図1乃至図3を用いて説明する。まず、保護回路を構成するクランプ回路部6の電圧クランプ特性について説明する。
まず、正極性の静電気が図1に示すパッド10に印加されると、その正のサージ電圧がパッド10からクランプ回路部6を構成するNチャネルMISFET5のソース端子Sとバルク端子Bとの接続端子56(図2)に到達する。
【0037】
図2に示すNチャネルMISFET5のバルク端子Bを形成するP型の拡散層53とP型のウェル101とは同一導電型であるため、P型のウェル101は瞬時にP型の拡散層53と同電位になる。そのP型のウェル101と、NチャネルMISFET5のドレイン端子Dを形成するN型の拡散層51とによってPN接合を形成している。
【0038】
NチャネルMISFET5のソース端子Sとバルク端子Bに到達する正極性のサージ電圧により、P型のウェル101とN型の拡散層51とによって形成されるPN接合が順方向となる電界が加わる。
PN接合のしきい値電圧は、前述のようにPN接合に電流が流れはじめる電圧のことをいう。特に、PN接合に順方向に電界をかけた場合に電流が流れ始める電圧を、順方向のしきい値電圧という。PN接合のしきい値電圧はP型半導体とN型半導体との不純物濃度で決まり、不純物濃度が濃い程しきい値電圧が低くなることはよく知られている。
【0039】
通常は、NチャネルMISFET5のバルク端子Bを形成するP型の拡散層53や、ドレイン端子Dを形成するN型の拡散層51の不純物濃度は、P型のウェル101に比較して濃く、したがってこれらで構成するPN接合の順方向のしきい値電圧は低い。
【0040】
パッド10に印加される正極性の静電気による電圧は、P型のウェル101とN型の拡散層51との間に構成されるPN接合の順方向のしきい値電圧よりはるかに高いため、このPN接合は順方向動作を行ない、図2に矢印線で示すように、基準電位を供給する第1の電源端子11に正のサージ電流Ispを流す。
【0041】
また、P型のウェル101とN型の半導体基板100との間にもしきい値電圧が幾分高いPN接合が形成されており、それも順方向動作をするため、若干の電流は図2に矢印破線で示すように、そのPN接合面及びN型の拡散層55を通して第1の電源端子11に流れる。
それによって、パッド10に印加される正極性のサージ電圧は、このPN接合の低いしきい値電圧でクランプされ、図1に示す内部回路3にはそれ以上の電圧が印加されることはない。
【0042】
次に、負極性の静電気が図1に示すパッド10に印加された場合の動作を、図3を用いて説明する。負極性の静電気による負のサージ電圧は図1に示すパッド10からクランプ回路部6を構成するNチャネルMISFET5のソース端子Sとバルク端子Bとに到達する。
【0043】
すると、正の極性の静電気による正のサージ電圧が印加されたときと同様に、P型のウェル101はたちまちP型の拡散層53と同電位になる。
NチャネルMISFET5のドレイン端子Dを形成するN型の拡散層51は、基準電位を供給する第1の電源11に接続しているため、P型のウェル101とN型の拡散層51で構成するPN接合には逆方向の電界が加わる。
【0044】
ところで、PN接合に逆方向に電界をかけた場合に電流が流れ始める電圧を逆方向のしきい値電圧といい、一般的にはブレークダウン電圧という。とくにPN接合に逆方向の電界がかかり電流を流す現象をブレークダウン現象という。PN接合のブレークダウン電圧は、P型半導体とN型半導体との不純物濃度で決まるが、一般的に通常のMISFETの動作に影響しないように、MISFETがオンする電圧をはるかに超える電圧である。
【0045】
P型のウェル101とNチャネルMISFET5のドレイン端子Dを形成するN型の拡散層51とによって構成されるPN接合は、前述のように逆方向の電界が加わる。
しかし、NチャネルMISFET5のゲート端子Gには、ゲート回路部8を構成するゲート回路抵抗15を介して第2の電源端子12の負の電源電位が加わっている。このゲート端子Gに加わる負の電源電位に対して、ソース端子Sとバルク端子Bとに加わる負のサージ電圧ははるかに大きな負の電位であるため、この電位差によりたちまちNチャネルMISFET5はオンする。
【0046】
このため、P型のウェル101とドレイン端子Dを形成するN型の拡散層51とによって構成されるPN接合がブレークダウン現象により電流を流すより前に、NチャネルMISFET5のソース端子Sを形成するN型の拡散層52とドレイン端子Dを形成するN型の拡散層51とが導通する。したがって、図3に矢印線によって示すように、拡散層51に接続している基準電位を供給する第1の電源端子11から拡散層52及び接続端子56を介してパッド10へ、負のサージ電流Isnを流す。
【0047】
NチャネルMISFET5がオンする時の、ソース端子Sとドレイン端子Dとの間の導通抵抗は小さいために、ソース端子Sとドレイン端子Dとの間に生ずる電位差も小さい。したがって、この小さい電位差でサージ電圧をクランプするために、図1に示す内部回路3にはこれ以上の電位差が加わることはない。
次に、保護回路を構成するゲート回路部8のクランプ回路部6に対する保護特性について説明する。
【0048】
図1に示すゲート回路部8を構成するゲート回路抵抗15とコンデンサ16とは、負の電源電位を供給する第2の電源端子12に重畳される静電気などによるノイズ性の電圧変動に対して、クランプ回路部6を構成するNチャネルMISFET5のゲート端子Gを保護する役割をもっている。
ゲート回路部8は、クランプ回路部6を構成するNチャネルMISFET5のゲート端子Gにゲート回路抵抗15を介して、負の電源電位を供給する第2の電源端子12と接続している。
【0049】
第2の電源端子12に供給される負の電源電位に、静電気などによるノイズ性の電圧変動が重畳される場合がある。すなわち、第2の電源端子12に、正あるいは負の極性を持つ静電気などによる電圧が直接的に印加される場合と、半導体装置を構成する回路等を伝達して間接的に印加される場合とがあり、これらがノイズ性の電圧変動として負の電源電位に重畳される。
【0050】
これらのいずれの場合であっても、クランプ回路部6を構成するNチャネルMISFET5のゲート端子Gは、第2の電源端子12に直接接続していると、前述のノイズ性の電圧変動がゲート端子Gに印加され、NチャネルMISFET5を誤動作させてしまう。
具体的には、パッド10を介して内部回路3がやり取りする正常な電気信号を、NチャネルMISFET5がオンすることにより、基準電位を供給する第1の電源端子11との間でクランプしてしまう。
【0051】
それによって、内部回路3に正常な電気信号のやり取りがなされなくなり、誤動作が生じる。また、負の電源電位を供給する第2の電源端子12に重畳されるノイズ性の電圧変動の強度によっては、NチャネルMISFET5のゲート端子Gが破壊されてしまうことがある。
【0052】
そのため、ゲート回路部8を構成するゲート回路抵抗15とコンデンサ16とが、負の電源電位を供給する第2の電源端子12と、基準電位を供給する第1の電源端子11と、クランプ回路部6を構成するNチャネルMISFET5のゲート端子Gとの間にそれぞれ接続されている。
【0053】
このコンデンサ16の持つ容量成分とゲート回路抵抗15の持つ抵抗成分とによって構成されるCR時定数により、負の電源電位を供給する第2の電源端子12に重畳されるノイズ性の電圧変動を減衰させる。それにより、クランプ回路部6を構成するNチャネルMISFET5のゲート端子Gの誤動作や破壊を防止する。
【0054】
ゲート回路部8を構成するコンデンサ16の容量成分は、内部回路3を構成するPチャネルMISFET1やNチャネルMISFET2のゲート端子に寄生する浮遊容量の数倍程度でよい。一例をあげると5倍程度でよく、好ましくはこのコンデンサ16の容量は大きければ大きいほどよい。
以上説明したこの発明の第1の実施形態の半導体装置の保護回路による特徴的な動作をまとめると、以下に記すようなものである。
【0055】
正極性の静電気によるサージ電圧がパッド10に印加されると、クランプ回路部6を構成するNチャネルMISFET5のP型のウェル101とN型のドレイン端子D及びN型の半導体基板100とによって、それぞれ構成されるPN接合が順方向にバイアスされ、その順方向動作によって基準電位を供給する第1の電源端子11に正のサージ電流を流す。そのため、正極性のサージ電圧は、このPN接合の低いしきい値電圧でクランプされる。
【0056】
また、負極性の静電気によるサージ電圧がパッド10に印加されると、クランプ回路部6を構成するNチャネルMISFET5のバルク端子Bとソース端子Sとに対して、ゲート端子Gが接続しているゲート回路部8から供給される負の電源電位との間で、このNチャネルMISFET5をオンする電界が加わるため、そのソース端子Sとドレイン端子Dとの間が導通し、基準電位を供給する第1の電源端子11からパッド10にサージ電流を流す。そのため、負極性のサージ電圧は、NチャネルMISFET5のソース端子Sとドレイン端子Dとの間に生ずる小さい電位差にクランプされる。
【0057】
この第1の実施形態の半導体装置の保護回路は、従来の保護回路に比べて大きな特徴をもつ。すなわち、図24に示した従来の保護回路は、パッド10に印加される正と負のサージ電圧をクランプするために、クランプ素子として2個のダイオードが必要であった。
しかしながら、図1に示す半導体装置の保護回路によれば、パッド10に印加される正と負のサージ電圧をクランプするためのクランプ回路部6には、クランプ素子として1個のNチャネルMISFET5を設けているだけである。
【0058】
さらに、図24に示した従来の保護回路の保護能力を向上させるためには、2個のダイオード91,92のPN接合を大きくする必要がある。しかし、それは前述のとおり、半導体装置内の保護回路が占有する面積が大きくなって、他の回路を設置する面積を圧迫するという問題があった。
【0059】
これに対し、図1に示す半導体装置の保護回路の保護能力を向上させるためには、NチャネルMISFET5を大きくすればよい。具体的には、図2乃至図5に示したNチャネルMISFET5を構成するバルク端子B,ソース端子S,およびドレイン端子Dに各々対応する、P型の拡散層53,N型の拡散層52,およびN型の拡散層51と、N型の半導体基板100の設置面積を大きくすればよい。
【0060】
これは、図24に示した従来の保護回路のダイオード91,92のPN接合の面積を増加させるのと同様な効果がある。
ところが、この図24に示した従来の保護回路と比較して、この発明による図1乃至図5に示した半導体装置の保護回路は、パッド1個に対してクランプ素子がMISFET一つでよいため、半導体装置におけるクランプ素子の設置面積は非常に小さくて済む。したがって、このNチャネルMISFET5が充分な保護能力を持つように設置しても、他の回路を設置する面積を圧迫するという問題は生じない。
【0061】
この保護回路を構成するクランプ素子が一つであることによる利点はさらにある。すなわち、図24に示した従来の保護回路においては、電源系の配線として、基準電位を供給する配線と負の電源電位を供給する配線とが必要であった。
この発明による図1に示す半導体装置の保護回路に必要な電源系の配線も、基準電位を供給する第1の電源端子11用と負の電源電位を供給する第2の電源端子12用とが必要である。
【0062】
しかし、従来の保護回路の動作は、前述のとおり図24に示したクランプ素子であるダイオード91,92に電流を流してなされる。このダイオード91,92には、パッド10に印加される静電気等による高い電圧をクランプするため、非常に大きな電流が流れる。
【0063】
半導体装置における配線は、一般にアルミニウムなどの金属配線を用いる。そして、その金属配線に通電する電流が多い場合は、金属配線の幅寸法を広くするなどの配線の配置手法を用い、通電による発熱などのストレスで生じる金属配線の溶断に対処する。
このような理由によって、図24に示した従来の保護回路を実現するためには、ダイオード91と第1の電源端子11、ダイオード92と第2の電源端子12とをそれぞれ接続する金属配線は非常に幅の広いものが必要であった。
【0064】
これに対し、この発明による図1に示す半導体装置の保護回路は、その保護動作において、負の電源電位を供給する第2の電源端子12には電流を流すことはない。したがって、負の電源電位を供給する第2の電源端子12に接続する配線である、NチャネルMISFET5のゲート端子Gとゲート回路部8を構成するゲート回路抵抗15と第2の電源端子12とを接続する金属配線は、大電流の通電に耐える必要なく、通常の内部回路の配線に用いる金属配線と同等の幅寸法でよい。
【0065】
したがって、この発明の第1の実施の形態の半導体装置の保護回路は、ひとつのクランプ素子で半導体装置に印加される正と負の2種類の極性のサージ電圧を、1本の金属配線で第1の電源端子11に通電して吸収することができる。
【0066】
すなわち、印加されるサージ電圧の極性に関係なくクランプ素子はひとつでよいため、非常にコンパクトな保護回路を構成できる。しかも、図25に示した従来例のように、一方の極性のサージ電圧に対してクランプ素子のブレークダウン動作によって保護を計るようなことはないので、クランプ電圧が高くなったり、クランプ素子の劣化を早めたりする恐れもない。
【0067】
〔第2の実施形態〕
次に、この発明の第2の実施形態の半導体装置の保護回路を図6によって説明する。図6において、図1と同じ部分には同一の符号を付している。
図6に示す半導体装置は、複数のパッド10a...10nと、その各パッドを介して信号のやりとりを行なう複数の内部回路3a...3nとを有する。
【0068】
そして、保護回路は、複数のパッド10a...10nと複数の内部回路3a...3nとの間にそれぞれ設けられた複数のクランプ回路部6a...6nと、その各クランプ回路部6a...6nに接続されるひとつのゲート回路部8とによって構成されている。
【0069】
複数のクランプ回路部6a...6nは、それぞれNチャネルMISFET5a...5nで構成され、ゲート回路部8はゲート回路抵抗15とコンデンサ16とによって構成されている。このゲート回路部8の構成は、前述した第1の実施形態における図1に示したゲート回路部8の構成と同じである。
【0070】
つぎに、この半導体装置の保護回路の各構成要素の接続状態を説明する。
図6に示すように、複数のパッド10a...10nは、それぞれクランプ回路部6a...6nを構成するNチャネルMISFET5a...5nのソース端子Sとバルク端子Bの接続端子と、内部回路3a...3nを構成するPチャネルMISFET1及びNチャネルMISFET2の各ゲート端子とに接続し、NチャネルMISFET5a...5nの各ドレイン端子Dは、それぞれ第1の電源端子11に接続する。
【0071】
NチャネルMISFET5a...5nの各ゲート端子Gは、それぞれゲート回路部8を構成するゲート回路抵抗15の一方の端子とコンデンサ16の一方の端子に接続し、そのゲート回路抵抗15の他方の端子は第2の電源端子12に接続し、コンデンサ16の他方の端子は第1の電源端子11に接続する。
【0072】
この第2の実施形態の半導体装置の保護回路は、図1に示した第1の実施形態の半導体装置の保護回路の特徴的な機能を有しつつ、さらに保護回路としての面積を低減することが可能である。
すなわち、半導体装置の複数のパッド10a...10nと複数の内部回路3a...3nとの間に、それぞれ設けるクランプ回路部6a...6nに対して、その各クランプ回路部6a...6nに接続するゲート回路部8は一つだけ設けているからである。
【0073】
ゲート回路部8は、各クランプ回路部6a...6nを構成するNチャネルMISFET5a...5nのゲート端子Gに電位を供給するものであるから、半導体装置のある部分に一つだけ設けてもなんら問題ない。
したがって、この第2の実施形態の半導体装置の保護回路によれば、前述した第1の実施形態の場合と同じ効果が得られるが、さらに、パッド回りの保護回路が占有する設置面積を低減できるので、パッド周辺に設ける保護回路以外の他の回路の占有する設置面積を圧迫することがないため、半導体装置の低面積化に非常に効果的である。
【0074】
〔第3の実施形態〕
次に、この発明の第3の実施形態の半導体装置の保護回路を図7によって説明する。図7において、図1と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この図7に示す半導体装置の保護回路において、図1に示した半導体装置の保護回路と相違するのは、クランプ回路部6をNチャネルMISFET5と第1の抵抗41及び第2の抵抗42とによって構成した点のみである。
【0075】
そして、その第1の抵抗41は、パッド10とNチャネルMISFET5のソース端子Sとバルク端子Bの接続端子との間に介挿され、第2の抵抗42は、NチャネルMISFET5のソース端子Sとバルク端子Bの接続端子と内部回路3を構成するPチャネルMISFET1及びNチャネルMISFET2の各ゲート端子との間に介挿されている。
その他の構成は、図1に示したこの発明の第1の実施形態の半導体装置の保護回路と同じである。
【0076】
この第3の実施形態において、クランプ回路部6に設けた第1の抵抗41と第2の抵抗42とは電流制限素子として働き、NチャネルMISFET5と内部回路3とを保護する役割をもっている。
正あるいは負のいずれの極性を持つ静電気がパッド10に印加される場合でも、クランプ回路部6を構成するNチャネルMISFET5に電流が流れる。したがって、第1の抵抗41はそのNチャネルMISFET5に流れる電流を制限し、NチャネルMISFET5自体の破壊を防止する。
【0077】
クランプ回路部6を構成する第2の抵抗42は、NチャネルMISFET5と内部回路3との間に設けている。これにより、パッド10からクランプ回路部6をぬけて内部回路3に流れる電流を制限し、内部回路3の破壊を防止する。
このように、この図7に示す第3の実施形態の半導体装置の保護回路は、図1に示した第1の実施形態の半導体装置の保護性能をさらに向上させることができる。
【0078】
その上、第1の抵抗41がクランプ回路部6を、第2の抵抗42が内部回路3を保護しているため、クランプ回路部6にかかる負担は第1の実施形態と比べて小さくなり、クランプ回路全体をより小さくすることができる。
【0079】
ただし、このクランプ回路部6の第1の抵抗41と第2の抵抗42とは、パッド10と内部回路3との間に直列に接続されているため、内部回路3が高速動作する場合の妨げとなる。そこで、この半導体装置の設計に際しては、内部回路3がパッド10を介して外部回路と高速で信号のやり取りを行なうことを考慮して、第1の抵抗41と第2の抵抗42の抵抗値として、その信号伝達の妨げにならない範囲の抵抗値を選ぶ必要がある。
【0080】
〔第4の実施形態〕
次に、この発明の第4の実施形態の半導体装置の保護回路を図8によって説明する。図8において、図6及び図7と同じ部分には同一の符号を付してあり、それらの説明は省略する。
【0081】
この図8に示すこの発明の第4の実施の形態の半導体装置の保護回路は、複数のパッド10a...10nと複数の内部回路3a...3nとの間に、それぞれ設けたクランプ回路部6a...6nと、それらに接続する一つのゲート回路部8とによって構成している。これは、図6に示した第2の実施形態と同じである。
但し、各クランプ回路部6a...6nは、NチャネルMISFET5a...5nと第1の抵抗41及び第2の抵抗42によって構成しており、この点は図7に示した第3の実施形態と同じである。
【0082】
したがって、この第4の実施形態の半導体装置の保護回路によれば、図3に示した第2の実施形態の半導体装置の保護回路と同様に、パッド回りの保護回路が占有する設置面積を低減できるので、半導体装置の低面積化に非常に効果的であり、且つ図7に示した第3の実施形態の半導体装置の保護回路と同様に半導体装置の保護性能を高めることができる。
【0083】
〔第5の実施形態〕
次に、この発明の第5の実施形態の半導体装置の保護回路を図9乃至図18によって説明する。
図9は、この発明の第5の実施形態の半導体装置の保護回路と内部回路とを示す回路図であり、図1と同じ部分には同一の符号を付してある。
この図9に示す半導体装置の保護回路において、パッド10と内部回路3との間に接続するクランプ回路部6′は、Nチャネルの高耐圧MISFET5′で構成する。
【0084】
そして、図1に示した半導体装置の保護回路におけるゲート回路部8を省略して、クランプ回路部6′を構成するNチャネルの高耐圧MISFET5′のゲート端子Gを、直接第2の電源端子12に接続する。その他の回路構成は、図1に示した第1の実施形態と同様である。
したがって、この第5の実施形態の半導体装置の保護回路によっても、図1に示した第1の実施形態の半導体装置の保護回路と同様な機能が得られ、さらにゲート回路部が不要になるだけ、その設置面積を低減することができる。
【0085】
そのため、この第5の実施形態の半導体装置の保護回路では、クランプ回路部6′を構成するクランプ素子として、高耐圧MISFET5′を使用している。この高耐圧MISFET5′は、そのゲート端子Gの構成が、第1乃至第4の実施形態で使用したNチャネルMISFET5と若干異なっている。
そこで、以下にこのNチャネルの高耐圧MISFET5′の構造例を説明する。
【0086】
(第1の例)
図10及び図11は、その第1の例を示す図4及び図5と同様な平面図及び断面図であり、図4及び図5と必ずしも同じではないが対応する部分には同じ符号を付している。
【0087】
NチャネルMISFET5の破壊の主な要因は、そのゲート端子Gを構成するゲート電極とゲート絶縁膜である。そこで、この図10及び図11に示す高耐圧型のNチャネルのMISFET5′は、ゲート絶縁層54としてフィールド酸化膜59を使用し、さらに絶縁層60を介して、その上にアルミニウムなどの金属配線によるゲート電極50を設けている。
このように構成することによって、第2の電源端子12の電圧に重畳する静電気によるノイズ性の電圧変動に対する破壊耐量が著しく向上する。
【0088】
(第2の例)
図12及び図13は、Nチャネルの高耐圧MISFET5′の第2の例を示す図4及び図5と同様な平面図及び断面図であり、図4及び図5と必ずしも同じではないが対応する部分には同じ符号を付している。
【0089】
この例では、ゲート電極50を図4及び図5に示したNチャネルMISFET5と同様に多結晶シリコンによって形成しているが、ゲート絶縁層54としてフィールド酸化膜59を用い、その多結晶シリコンによるゲート電極50の全長に亘ってアルミ配線によるゲート接続端子57を載せ、両者を接続するコンタクトホール61をゲート部全体に多数配置している。
【0090】
このように、高耐圧MISFET5′のゲート端子Gを構成することによっても、その破壊耐量を向上することができる。
なお、ゲート電極50を多結晶シリコンに代えてアルミゲートにしてもよい。それによって、応答速度を速め、しきい値電圧を下げることができる。
【0091】
(第3の例)
図14は、Nチャネルの高耐圧MISFET5′の第3の例を示す図13と同様な断面図であり、図13と必ずしも同じではないが対応する部分には同じ符号を付している。
【0092】
この例では、ゲート電極50は多結晶シリコンによって形成しており、ゲート絶縁層54も、図1に示したNチャネルMISFET5と同様に薄い絶縁膜である。しかし、ソース端子Sを形成するN型の拡散層52及びドレイン端子Dを形成するN型の拡散層51と、ゲート電極50との間に間隔を設けたオフセットゲート構造としている。
このように構成することによっても、高耐圧MISFET5′のゲート端子Gを構成するゲート絶縁層54の破壊耐量を向上することができる。
【0093】
(第4の例)
図15及び図16は、Nチャネルの高耐圧MISFET5′の第4の例を示す図4及び図5と同様な平面図及び断面図であり、図4及び図5と必ずしも同じではないが対応する部分には同じ符号を付している。
【0094】
この例も、ゲート電極50は多結晶シリコンによって形成しており、ゲート絶縁層54も、図1に示したNチャネルMISFET5と同様に薄い絶縁膜である。しかし、ソース端子Sを形成するN型の拡散層52及びドレイン端子Dを形成するN型の拡散層51と、ゲート電極50との間に、ソースLDD(lightly doped) 領域(薄い不純物拡散領域)152及びドレインLDD領域151を設けている。 このように構成することによっても、高耐圧MISFET5′のゲート端子Gを構成するゲート絶縁層54の破壊耐量を向上することができる。
【0095】
(第5の例)
図17及び図18は、Nチャネルの高耐圧MISFET5′の第5の例を示す図4及び図5と同様な断面図であり、図4及び図5と必ずしも同じではないが対応する部分には同じ符号を付している。
【0096】
この高耐圧MISFET5′は、N型の半導体基板100にP型のウェル101を設け、その上部にゲート絶縁層54を介してゲート電極50を設けている。 このゲート電極50の両側に、ソース端子Sを形成するN型の拡散層(以下「ソース拡散層」という)52と、ドレイン端子Dを形成するN型の拡散層(以下「ドレイン拡散層」という)51を設けている。
【0097】
そのソース拡散層52は、バルク端子Bを形成するP型の拡散層53と共に接続端子56に接続されている。ドレイン拡散層51は、ドレイン電極を兼ねた第1の電源端子11に接続されている。
【0098】
さらに、ソース拡散層52及びドレイン拡散層51の不純物濃度より低い不純物濃度の不純物拡散層からなるライトドープ拡散層58a,58bを、それぞれソース拡散層52とドレイン拡散層51を囲むように設けている。また、ゲート電極50とライトドープ拡散層58a,58bとの間に、それぞれゲート絶縁層54より厚い電界緩和酸化シリコン膜であるフィールド酸化膜59a,59bを設けている。その他の構成は、図4及び図5に示したNチャネルMISFET5と同様である。
【0099】
一般に、MISFETの耐圧は主に高濃度の不純物拡散層からなるドレイン領域と半導体基板のPN接合に生じる空乏層の伸びで決まり、特に、ゲート電極の電界の影響が大きい半導体基板の表面近傍において、空乏層はより伸びにくくなる。
【0100】
したがって、MISFETの耐圧向上のためには、PN接合に生じる空乏層を伸びやすくしてやればよく、一般に、PN接合における不純物濃度が低いほど空乏層は伸びやすくなるので、ドレイン領域より低濃度の不純物拡散層をドレイン領域と半導体基板の間に形成することがよく行なわれる。
【0101】
図17及び図18に示した高耐圧MISFET5′では、ソース拡散層52とドレイン拡散層51を囲むように、それぞれソース拡散層52及びドレイン拡散層51の不純物濃度より低い不純物濃度の不純物拡散層からなるライトドープ拡散層58a,58bを設けることにより、PN接合における不純物濃度を低下させ、空乏層が伸びやすくなっている。
【0102】
ここで、ゲート絶縁層54としては、膜厚80nm程度の酸化シリコン膜を用いると良い。ゲート電極50は、膜厚450nm程度の多結晶シリコン(ポリシリコン)からなる。ソース拡散層52に用いる不純物はN型であればリン原子,P型であればボロン原子を用いると良い。ゲート電極50のソース拡散層52及びドレイン拡散層51とそれぞれ対向する端部に形成するフィールド酸化膜59a,59bは、膜厚700nm程度の酸化シリコン膜からなる。ライトドープ拡散層58a,58bに用いる不純物はN型であればリン原子,P型であればボロン原子を用いると良い。
【0103】
ドレイン拡散層51に用いる不純物もN型であればリン原子,P型であればボロン原子を用いると良い。
このように構成することによっても、高耐圧MISFET5′のゲート端子Gを構成するゲート絶縁層54の破壊耐量を向上することができる。
【0104】
〔第6の実施形態〕
次に、この発明の第6の実施形態の半導体装置の保護回路を図19によって説明する。この図19において、図9と同じ部分には同一の符号を付している。
この図19に示す半導体装置の保護回路において、図9に示した半導体装置の保護回路と相違するのは、クランプ回路部6′をNチャネルの高耐圧MISFET5′と第1の抵抗41及び第2の抵抗42とによって構成した点のみである。
【0105】
そして、その第1の抵抗41は、パッド10とNチャネルの高耐圧MISFET5′のソース端子Sとバルク端子Bとの接続端子との間に介挿され、第2の抵抗42は、その接続端子と内部回路3を構成するPチャネルMISFET1及びNチャネルMISFET2の各ゲート端子との間に介挿されている。
その他の構成は、図9に示したこの発明の第5の実施形態の半導体装置の保護回路と同じである。
【0106】
この第6の実施形態において、クランプ回路部6′に設けた第1の抵抗41と第2の抵抗42とは電流制限素子として働き、高耐圧MISFET5′と内部回路3とを保護する役割をもっている。
したがって、図7に示した第3の実施形態の半導体装置の保護回路と同様に、図9に示した第5の実施形態の半導体装置の保護性能をさらに向上させることができる。
【0107】
〔補足説明〕
以上、この発明の第1乃至第6の実施形態の構成および動作について述べてきたが、この発明はこれらに限定されるものではない。
この発明の第1乃至第4の実施形態におけるゲート回路部8を構成するゲート回路抵抗15、および第3,第4,第6の実施形態におけるクランプ回路部6又は6′を構成する第1の抵抗41と第2の抵抗42は、拡散抵抗あるいは薄膜抵抗のどちらか、あるいはその両方を組み合わせて用いてもよい。
【0108】
その抵抗の材料としては、薄膜抵抗の場合には、タングステンやチタン等の高融点金属、多結晶シリコン、あるいは多結晶シリコンと高融点金属の積層体などを用いるとよい。あるいは、それ以外の抵抗を構成する材料を自由に用いることもできる。さらに、これらの抵抗の抵抗値は、半導体装置の動作速度に制限を加えない範囲で自由に選択することができる。
【0109】
たとえば、図7に示したこの発明の第3の実施形態の半導体装置の保護回路において、パッド10と内部回路3との間に直列に接続する第1の抵抗41と第2の抵抗42とは、これらの抵抗の大きさを選択することにより半導体装置に加わる信号の伝達速度に大きく影響することから、半導体装置の設計者は回路の動作速度を考慮してその抵抗値を選べばよい。
【0110】
なお、第1の抵抗42を薄膜抵抗で構成することによって、ラッチアップの防止に効果がある。その理由を以下に説明する。
まず、ラッチアップ現象について説明する。MISFETを用いた半導体装置においては、構造上バイポーラトランジスタが寄生的に存在し、これらのバイポーラトランジスタでサイリスタ構造の回路を構成している。
【0111】
このため、静電気による外部からの高い電圧やノイズ等がトリガーとなって、このサイリスタ構造の回路がオンすると過大な電源電流が流れる。一度この過大な電源電流が流れるとサイリスタ構造の回路をオンさせる原因を取り除いても電流は流れ続ける。
【0112】
また、多くの寄生的に存在するバイポーラトランジスタをオンにして流れるため、正常動作時の電源電流に比べて数10倍もの過大な電流値となり、金属配線の溶断や接合破壊等を引き起こし、最終的には半導体装置が破損してしまうことがある。この現象はラッチアップと呼ばれ、このラッチアップの防止対策は、MISFETを用いた半導体装置にとって重要である。
【0113】
次に、ラッチアップの発生機構を図を用いて説明する。図20はラッチアップを説明するための図であり、PチャネルMISFET71とNチャネルMISFET72とで構成する半導体装置のインバータ回路の回路図である。
【0114】
このインバータ回路は、PチャネルMISFET71のゲート端子G1とNチャネルMISFET72のゲート端子G2とを各々接続して入力端子INとする。また、PチャネルMISFET71のドレイン端子D1とNチャネルMISFET72のドレイン端子D2とを各々接続して出力端子OUTとする。そして、PチャネルMISFET71のソース端子S1とバルク端子B1とを第1の電源VDDに接続し、NチャネルMISFET72のソース端子S2とバルク端子B2とを第2の電源VSSに接続する。
【0115】
図21は、このインバータ回路を模式的に示す平面図である。図22は、図21のC−C線に沿う断面図であり、その内部に寄生的に存在するバイポーラトランジスタによるサイリスタ構造を示す等価回路を示している。図23はその等価回路のみを示す図である。
【0116】
主として、図22に示す断面図を用いて、この半導体装置の構成を説明する。 この半導体装置は、N型の半導体基板100にPチャネルMISFET71を形成し、N型の半導体基板100内に形成したP型のウェル101にNチャネルMISFET72を形成し、MISFETを用いたインバータ回路を構成している。
【0117】
これらのPチャネルMISFET71,NチャネルMISFET72によるインバータ回路は、同一の半導体基板100上にP型とN型との不純物拡散領域を形成するため、寄生的にPNP型バイポーラトランジスタQ1,Q2と、NPN型バイポーラトランジスタQ3,Q4とが存在する。さらにN型の半導体基板100とP型のウェル101とには各々寄生的に抵抗r1と抵抗r2とが存在する。
【0118】
そのPNP型バイポーラトランジスタQ1は、ベースをN型の半導体基板100とし、エミッタをPチャネルMISFET71のソース端子S1とし、コレクタをP型のウェル101としている。PNP型バイポーラトランジスタQ2は、ベースをN型の半導体基板100とし、エミッタをPチャネルMISFET71のドレイン端子D1とし、コレクタをP型のウェル101とする。
【0119】
同様に、NPN型バイポーラトランジスタQ3は、ベースをP型のウェル101とし、エミッタをNチャネルMISFET72のソース端子S2とし、コレクタをN型の半導体基板100としている。NPN型バイポーラトランジスタQ4は、ベースをP型のウェル101とし、エミッタをNチャネルMISFET72のドレイン端子D2とし、コレクタをN型の半導体基板100とする。
【0120】
この構造の特徴は、PNP型バイポーラトランジスタQ1とQ2のコレクタと、NPN型バイポーラトランジスタQ3とQ4のベースとが、P型のウェル101で共通となり、同様にPNP型バイポーラトランジスタQ1とQ2のベースと、NPN型バイポーラトランジスタQ3とQ4のコレクタとが、N型の半導体基板100で共通となることである。これらのバイポーラトランジスタQ1,Q2,Q3,Q4と抵抗r1,r2とによって、サイリスタ構造の回路を構成している。
【0121】
図22の断面図と図23のサイリスタ構造の等価回路図とを用いて、ラッチアップの発生動作を説明する。
まず、出力端子OUTに外部からの高い電圧やノイズ等が印加される場合を説明する。
【0122】
図23に示す出力端子OUTに第1の電源VDD以上の電圧を印加すると、図22に示すPチャネルMISFET71のドレイン端子D1とN型の半導体基板100とが順バイアスとなり、PNP型バイポーラトランジスタQ2のエミッタとベースに電流が流れ、エミッタとコレクタ間が導通する。これにより抵抗r2に電流が流れ、抵抗r2の両端に電圧が発生する。
【0123】
この抵抗r2の両端に発生する電圧は、NPN型バイポーラトランジスタQ3のベース電位となり、このベース電位が正方向に電圧上昇し、NPN型バイポーラトランジスタQ3のエミッタとコレクタ間が導通し、このNPN型バイポーラトランジスタQ3はオン状態になる。
NPN型バイポーラトランジスタQ3に電流が流れると、抵抗r1の両端に電圧が発生し、それによってPNP型バイポーラトランジスタQ1のベース電位が下降し、PNP型バイポーラトランジスタQ1がオンする。
【0124】
このため、PNP型バイポーラトランジスタQ1のエミッタとベースおよび抵抗r2とを通して電流が流れ、抵抗r2の両端に再び電圧が発生し、NPN型バイポーラトランジスタQ3のオン状態を維持し、出力端子OUTに印加する電圧を取り除いても、第1の電源VDDと第2の電源VSSとの間で過大な電流が流れ続ける。
【0125】
また、出力端子OUTに第1の電源VDD以下の電圧を印加すると、NチャネルMISFET72のドレイン端子D2とP型のウェル101とが順バイアスとなり、NPN型バイポーラトランジスタQ4のベースとエミッタに電流が流れ、エミッタとコレクタ間が導通する。これにより抵抗r1に電流が流れ、抵抗r1の両端に電圧が発生して、PNP型バイポーラトランジスタQ1がオンする。
【0126】
これによって、抵抗r2の両端に電圧が発生し、NPN型バイポーラトランジスタQ3がオンする。このため抵抗r1の両端に再び電圧が発生し、PNP型バイポーラトランジスタQ1のオン状態を維持し、出力端子OUTに印加する電圧を取り除いても、第1の電源VDDと第2の電源VSSとの間で過大な電流が流れ続ける。
【0127】
この状態は、出力端子OUTに第1の電源VDD以上の電圧を印加した場合と同様に、NPN型バイポーラトランジスタQ3とPNP型バイポーラトランジスタQ1の各コレクタ電流がベース電流を供給し合うことになり、第1の電源VDDと第2の電源VSSとの間に給電する電源電圧を切断するまで、電流が流れ続ける。
【0128】
ラッチアップの発生機構は上記の例に限定されるものではなく、多くの要因が考えられる。いずれの場合においても、MISFETを設けるN型の半導体基板やP型のウェル内に電流が流れ、内部の抵抗r1と抵抗r2との電圧降下が一定限界値を越えるとラッチアップが発生する。
【0129】
図23の等価回路図によれば、抵抗r1と抵抗r2の両端の電圧が、PNP型バイポーラトランジスタQ1とNPN型バイポーラトランジスタQ3のベースとエミッタ間の電圧VEBと等しくなる電圧値が一定限界値となる。これはラッチアップ発生の条件のひとつである。
【0130】
したがって、ラッチアップの発生要因をまとめると、半導体装置の半導体基板あるいはウェルに流れる過大な電流、すなわち半導体基板あるいはウェルに注入するキャリアが、バイポーラトランジスタをオンさせ、これらで構成するサイリスタ構造の回路動作によってラッチアップが発生する。
【0131】
このラッチアップを防止する手段は多くあるが、前述の説明で明らかなように、半導体基板あるいはウェルに注入するキャリアが、ラッチアップを発生させるトリガーとなることから、キャリアの半導体基板あるいはウェルへの注入を制限することが、ラッチアップを防止する有効な手段である。
【0132】
ところで、拡散抵抗は半導体基板あるいはウェルに、半導体基板やウェルと反対の導電型の不純物拡散層を選択的に設けて構成するため、拡散抵抗にはPN接合を有するダイオードが寄生的に存在する。
一方、薄膜抵抗は半導体基板あるいはウェル上のフィールド酸化膜や絶縁層上に設けるため、拡散抵抗のようにダイオードが寄生することはない。
【0133】
図24に示したような従来の半導体装置の保護回路において、抵抗4に拡散抵抗を用いる場合は、この拡散抵抗に寄生的に存在するダイオードをクランプ素子のダイオード91,92として用いることが多い。この理由は、電流制限素子である抵抗4と電圧クランプ素子であるダイオード91,92とを同一の素子として造り込むことができるために、保護回路全体の省スペース化を図れるためである。
【0134】
このように、保護回路の抵抗に積極的に拡散抵抗を用いる場合を除き、純粋に電流制限素子として抵抗成分を必要とする場合は、半導体基板あるいはウェルにキャリアの注入が発生し、ラッチアップのトリガーとなる拡散抵抗より薄膜抵抗を用いる方がよい。
【0135】
したがって、この発明の第3,第4,及び第6の実施形態において、クランプ回路部6あるいは6′を構成する第1の抵抗41と第2の抵抗42としては、クランプ素子であるNチャネルMISFET5あるいは高耐圧MISFET5′と内部回路3とに流れる電流を制限し、これらを破壊から保護する電流制限抵抗であるために、これらの抵抗を薄膜抵抗で構成することによってラッチアップの防止効果を得ることができる。
【0136】
すなわち、第1の抵抗41を拡散抵抗で構成すると、正あるいは負の極性の静電気による高い電圧やノイズ等がパッド10に印加されると、第1の抵抗41に寄生的に存在するダイオードを介して半導体基板やウェルへの通電がなされ、半導体基板やウェルにキャリアが注入してしまい、ラッチアップの発生原因になってしまう。
【0137】
しかし、この第1の抵抗41を薄膜抵抗で構成することにより、半導体基板やウェル領域にキャリアを注入する経路を持たない純粋な抵抗として用いることができ、静電気による高い電圧やノイズ等による半導体装置の破壊とラッチアップの発生とを防止する保護回路を提供することができる。
【0138】
さらに、この発明の第1乃至第5の実施形態で説明したクランプ素子であるNチャネルMISFET5は、N型の半導体基板100にP型のウェル101を設け、このP型のウェル101にNチャネルMISFET5のバルク端子Bを形成するP型の拡散層53と、ソース端子Sを形成するN型の拡散層52と、ドレイン端子Dを形成するN型の拡散層51とを設けている。
【0139】
しかしながら、P型のウェル101を設けずに、P型の半導体基板100にNチャネルMISFETのバルク端子Bとソース端子Sとドレイン端子Dとを形成する拡散層を各々設けても、この発明の特徴を具備した保護回路を提供することが可能である。
【0140】
いずれの場合も、この発明の主旨を逸脱しない範囲で種々の変更が可能である。また、図24に示した従来の保護回路9とこの発明による保護回路とを組み合わせる構成を採用してもよい。具体的には、図24に示した保護回路9と内部回路3との間、あるいは保護回路9とパッド10との間にこの発明の保護回路を設けるようにしてもよい。
【0141】
【発明の効果】
以上説明してきたように、この発明によれば、半導体装置の各パッド毎に1個のクランプ素子で、静電気による正極性及び負極性の高い電圧が半導体装置のパッドに印加されても、ブレークダウンを使用せずに、内部回路を確実に保護できる。しかも、その配置スペースを小さくすることができるので、半導体装置における保護回路以外の回路を設置する面積を圧迫することなく、保護回路自身の破壊も生じないようにすることができる。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図2】 図1に示したクランプ回路部6を模式的に示す断面図で、パッドに正極性の高電圧が印加された場合の電流の流れを示す図である。
【図3】 図1に示したクランプ回路部6を模式的に示す断面図で、パッドに負極性の高電圧が印加された場合の電流の流れを示す図である。
【図4】 同じくそのクランプ回路部6を模式的に示す平面図である。
【図5】 図4のA−A線に沿う実際形状に近い拡大断面図である。
【図6】 この発明の第2の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図7】 この発明の第3の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図8】 この発明の第4の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図9】 この発明の第5の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図10】 図9における高耐圧MISFET5′の第1の例を示す平面図である。
【図11】 図10のA−A線に沿う断面図である。
【図12】 図9における高耐圧MISFET5′の第2の例を示す平面図である。
【図13】 図12のA−A線に沿う断面図である。
【図14】 図9における高耐圧MISFET5′の第3の例を示す図13と同様な断面図である。
【図15】 図9における高耐圧MISFET5′の第4の例を示す平面図である。
【図16】 図15のA−A線に沿う断面図である。
【図17】 図9における高耐圧MISFET5′の第5の例を示す平面図である。
【図18】 図17のA−A線に沿う断面図である。
【図19】 この発明の第6の実施形態の半導体装置の保護回路と内部回路とを示す回路図である。
【図20】 ラッチアップを説明するための半導体装置のインバータ回路の回路図である。
【図21】 図20のインバータ回路を模式的に示す半導体装置の平面図である。
【図22】 図21のC−C線に沿う断面図であり、その内部に寄生的に存在するバイポーラトランジスタによるサイリスタ構造を示す等価回路を示している。
【図23】 同じくその等価回路のみを示す回路図である。
【図24】 従来の半導体装置の保護回路と内部回路の一例を示す回路図である。
【図25】 従来の半導体装置の保護回路と内部回路の他の例を示す回路図である。
【符号の説明】
1:PチャネルMIS型電界効果トランジスタ
2,5,5a,5n:NチャネルMIS型電界効果トランジスタ
5′:高耐圧MIS型電界効果トランジスタ
3,3a,3n:内部回路 6,6a,6n,6′:クランプ回路部
8:ゲート回路部 10,10a,10n:パッド
11:第1の電源端子 12:第2の電源端子
13:出力端子 15:ゲート回路抵抗
16:コンデンサ 41:第1の抵抗 42:第2の抵抗
50:ゲート電極 51,52,55:N型の拡散層
53:P型の拡散層 54:ゲート絶縁層 56:接続端子
57:ゲート接続端子 58a,58b:ライトドープ拡散層
59,59a,59b:フィールド酸化膜(電界緩和酸化シリコン膜)
60:絶縁層 61:コンタクトホール
100:半導体基板 101:P型のウェル
151:ドレインLDD領域 152:ソースLDD領域
Claims (3)
- 半導体装置のパッドと内部回路との間に設ける半導体装置の保護回路において、
クランプ回路部と、該クランプ回路部に接続するゲート回路部とを有し、
前記クランプ回路部は、ゲート端子とソース端子とドレイン端子とバルク端子とを備えるMIS型電界効果トランジスタを有し、
前記ゲート回路部は、ゲート回路抵抗とコンデンサとを有し、
前記MIS型電界効果トランジスタは、前記ソース端子と前記バルク端子とを、前記パッドと前記内部回路とに接続し、前記ドレイン端子は、第1の電源端子に接続し、前記ゲート端子は、前記ゲート回路抵抗の一方の端子と前記コンデンサの一方の端子とに接続し、前記ゲート回路抵抗の他方の端子は、第2の電源端子に接続し、前記コンデンサの他方の端子は、前記第1の電源端子に接続していることを特徴とする半導体装置の保護回路。 - 前記半導体装置が、複数のパッドと該複数のパッドを介して信号のやり取りを行なう複数の内部回路とを有し、
前記クランプ回路部は、前記複数のパッドと前記複数の内部回路との間にそれぞれ設けられ、前記ゲート回路部は、前期半導体装置に1つ設けられていることを特徴とする請求項1に記載の半導体装置の保護回路。 - 前記クランプ回路部は第1の抵抗と第2の抵抗とを有し、
前記第1の抵抗は、前記パッドと前記MIS型電界効果トランジスタのソース端子及びバルク端子との間に介挿され、
前記第2の抵抗は、前記MIS型電界効果トランジスタの前記ソース端子及び前記バルク端子と前記内部回路との間に介挿されることを特徴とする請求項1又は2に記載の半導体装置の保護回路。
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