JP2546197B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の保護
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】一般のＭＩＳ型半導体回路においては、
静電破壊に対しＭＩＳトランジスタの入力ゲートが、非
常に弱いことから、外部接続端子と内部回路との間に静
電破壊を防止するための保護回路を設けることで、内部
回路を守っている。図６に従来の保護回路を含む回路図
を示す。図において(1) は入力ボンディング用電極、
(2) はＧＮＤボンディング用電極、(3) はＶDDボンディ
ング用電極、(4) は保護抵抗、(5a)は配線による寄生抵
抗、(7a)はフィールドトランジスタ（以下、ＮＰＮバイ
ポーラトランジスタと称す。）、(8a)は保護回路、(9)
は内部回路で、例としてＰＭＩＳトランジスタ(10a) と
ｎＭＩＳトランジスタ(10b) から成るＣＭＩＳインバー
タ(10)を持つとする。保護回路(8a)は、抵抗(6) を通し
て内部回路(9) とつながっている。図７には、保護回路
(8a)のパターン図を示す。(11)は入力配線、(12)はＧＮ
Ｄ配線、(13)はコンタクト、(14a),(14b) はｎ+ 型活性
領域、(15)はＰ+ 型活性層、(16)はフィールド絶縁膜で
ある。入力配線(11)は、入力ボンディング用電極(1) と
つながっている保護抵抗(4) 、ｎ+ 型活性層(14a) 、内
部回路へつながっている抵抗(6) と各々コンタクト(13)
を通してつながっている。またＧＮＤ配線(12)も、コン
タクト(13)を通してｎ+ 型活性層(14b) 及びＰ+型活性
層(15)とつながっている。
静電破壊に対しＭＩＳトランジスタの入力ゲートが、非
常に弱いことから、外部接続端子と内部回路との間に静
電破壊を防止するための保護回路を設けることで、内部
回路を守っている。図６に従来の保護回路を含む回路図
を示す。図において(1) は入力ボンディング用電極、
(2) はＧＮＤボンディング用電極、(3) はＶDDボンディ
ング用電極、(4) は保護抵抗、(5a)は配線による寄生抵
抗、(7a)はフィールドトランジスタ（以下、ＮＰＮバイ
ポーラトランジスタと称す。）、(8a)は保護回路、(9)
は内部回路で、例としてＰＭＩＳトランジスタ(10a) と
ｎＭＩＳトランジスタ(10b) から成るＣＭＩＳインバー
タ(10)を持つとする。保護回路(8a)は、抵抗(6) を通し
て内部回路(9) とつながっている。図７には、保護回路
(8a)のパターン図を示す。(11)は入力配線、(12)はＧＮ
Ｄ配線、(13)はコンタクト、(14a),(14b) はｎ+ 型活性
領域、(15)はＰ+ 型活性層、(16)はフィールド絶縁膜で
ある。入力配線(11)は、入力ボンディング用電極(1) と
つながっている保護抵抗(4) 、ｎ+ 型活性層(14a) 、内
部回路へつながっている抵抗(6) と各々コンタクト(13)
を通してつながっている。またＧＮＤ配線(12)も、コン
タクト(13)を通してｎ+ 型活性層(14b) 及びＰ+型活性
層(15)とつながっている。
【０００３】図８には、図７のＡ−Ｂにおける断面図を
示した。ただし、配線は、模式化してある。(17)はＰ型
領域である。(14a),(14b),(15),(17) でＮＰＮバイポー
ラトランジスタを成しており、(14a) がコレクタ、(14
b) がエミッタ、(15)と(17)でベースになっている。
示した。ただし、配線は、模式化してある。(17)はＰ型
領域である。(14a),(14b),(15),(17) でＮＰＮバイポー
ラトランジスタを成しており、(14a) がコレクタ、(14
b) がエミッタ、(15)と(17)でベースになっている。
【０００４】次に保護回路(8a)の動作について説明す
る。保護抵抗(4) は、電流を流して大きな電圧降下を起
こす働きをする。抵抗(6) は、内部回路(10)に高電圧が
かかるのを遅らせる働きをする。ＮＰＮバイポーラトラ
ンジスタ(7a)の動作については、図４、図５を用いて説
明する。図４において、(7) は、ＮＰＮバイポーラトラ
ンジスタ、(18)は電流計、(19)は直流可変電源である。
る。保護抵抗(4) は、電流を流して大きな電圧降下を起
こす働きをする。抵抗(6) は、内部回路(10)に高電圧が
かかるのを遅らせる働きをする。ＮＰＮバイポーラトラ
ンジスタ(7a)の動作については、図４、図５を用いて説
明する。図４において、(7) は、ＮＰＮバイポーラトラ
ンジスタ、(18)は電流計、(19)は直流可変電源である。
【０００５】図４の回路におけるＮＰＮバイポーラトラ
ンジスタ(7) の電圧(V) −電流(I)特性を図５に示し
た。電圧(V) を０Ｖから上げて行くと１２Ｖまでは、電
流(I)は流れないが、１２Ｖを過ぎると急に電流が流れ
る。これは、ブレークダウンもしくはパンチスルー等に
よるためである。また、電圧を下げて行くと、１０Ｖの
所で急に電流が流れなくなる。これは、順方向電流等に
よるためである。更に０Ｖから下げて行くと、−０．８
Ｖ以下で電流が流れる。個々のＮＰＮバイポーラトラン
ジスタによって電圧の値は異なってくるが、同じような
特性を示す。以上のようにＮＰＮバイポーラトランジス
タ(7a)は、正の低い印加電圧では電流を流さないが、あ
る値以上の印加電圧では大電流を流す働きをし、負の電
圧では、低電圧でも大電流を流す働きをする。このため
入力ボンディング用電極(1) に正の高電圧が入力された
場合には、図６で入力ボンディング用電極(1) ，保護抵
抗(4) ，ＮＰＮバイポーラトランジスタ(7a)，寄生抵抗
(5a)を通ってＧＮＤボンディング用電極(2) へ電流が流
れる。また、入力ボンディング用電極(1) に、負の高電
圧が入力された場合には、正の高電圧の場合と全く逆の
方向に電流が流れる。以上のように、電流が流れること
により、内部回路(9) にかかる電圧を下げることがで
き、静電破壊から守っている。
ンジスタ(7) の電圧(V) −電流(I)特性を図５に示し
た。電圧(V) を０Ｖから上げて行くと１２Ｖまでは、電
流(I)は流れないが、１２Ｖを過ぎると急に電流が流れ
る。これは、ブレークダウンもしくはパンチスルー等に
よるためである。また、電圧を下げて行くと、１０Ｖの
所で急に電流が流れなくなる。これは、順方向電流等に
よるためである。更に０Ｖから下げて行くと、−０．８
Ｖ以下で電流が流れる。個々のＮＰＮバイポーラトラン
ジスタによって電圧の値は異なってくるが、同じような
特性を示す。以上のようにＮＰＮバイポーラトランジス
タ(7a)は、正の低い印加電圧では電流を流さないが、あ
る値以上の印加電圧では大電流を流す働きをし、負の電
圧では、低電圧でも大電流を流す働きをする。このため
入力ボンディング用電極(1) に正の高電圧が入力された
場合には、図６で入力ボンディング用電極(1) ，保護抵
抗(4) ，ＮＰＮバイポーラトランジスタ(7a)，寄生抵抗
(5a)を通ってＧＮＤボンディング用電極(2) へ電流が流
れる。また、入力ボンディング用電極(1) に、負の高電
圧が入力された場合には、正の高電圧の場合と全く逆の
方向に電流が流れる。以上のように、電流が流れること
により、内部回路(9) にかかる電圧を下げることがで
き、静電破壊から守っている。
【０００６】
【発明が解決しようとする課題】従来の保護回路では、
図９に示すように半導体集積回路上でＧＮＤボンディン
グ用電極(2) から近い所に位置する保護回路(8a1) の寄
生抵抗(5a1) が、おおよそ数１０ｍΩと小さいのに対
し、遠い所に位置する保護回路(8a)の場合には、寄生抵
抗(5a2) がおおよそ数１０Ωと約千倍程度大きくなり、
保護回路(8a2) の高電圧を引き抜く能力が不十分とな
り、内部回路(9) の静電破壊耐圧が低下するといった問
題点があった。
図９に示すように半導体集積回路上でＧＮＤボンディン
グ用電極(2) から近い所に位置する保護回路(8a1) の寄
生抵抗(5a1) が、おおよそ数１０ｍΩと小さいのに対
し、遠い所に位置する保護回路(8a)の場合には、寄生抵
抗(5a2) がおおよそ数１０Ωと約千倍程度大きくなり、
保護回路(8a2) の高電圧を引き抜く能力が不十分とな
り、内部回路(9) の静電破壊耐圧が低下するといった問
題点があった。
【０００７】この発明は、回路基板上の何れの位置にお
いても、確実，かつ，十分に内部回路を保護することの
できる保護回路を備えた半導体集積回路を得ることを目
的とする。
いても、確実，かつ，十分に内部回路を保護することの
できる保護回路を備えた半導体集積回路を得ることを目
的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、半導体基板に形成され、接地電位とされる接
地電位ボンディング用電極、上記半導体基板にこの接地
電位ボンディング用電極から離れて形成され、電源電位
が印加される電源電位ボンディング用電極、上記半導体
基板の上記接地電位ボンディング用電極からの距離が上
記電源電位ボンディング用電極からの距離より小さい領
域に形成され、入力ノードと上記接地電位ボンディング
用電極との間に接続される第１の入力保護用トランジス
タと、入力ノードと上記電源電位ボンディング用電極と
の間に接続される，第２の入力保護用トランジスタとを
有し、第１の内部回路を保護する第１の入力保護回路、
上記半導体基板の上記接地電位ボンディング用電極から
の距離が上記電源電位ボンディング用電極からの距離よ
り遠い領域に形成され、入力ノードと上記接地電位ボン
ディング用電極との間に接続される第３の入力保護用ト
ランジスタと、入力ノードと上記電源電位ボンディング
用電極との間に接続される，第４の入力保護用トランジ
スタとを有し、第２の内部回路を保護する第２の入力保
護回路とを備えたことを特徴とするものである。
積回路は、半導体基板に形成され、接地電位とされる接
地電位ボンディング用電極、上記半導体基板にこの接地
電位ボンディング用電極から離れて形成され、電源電位
が印加される電源電位ボンディング用電極、上記半導体
基板の上記接地電位ボンディング用電極からの距離が上
記電源電位ボンディング用電極からの距離より小さい領
域に形成され、入力ノードと上記接地電位ボンディング
用電極との間に接続される第１の入力保護用トランジス
タと、入力ノードと上記電源電位ボンディング用電極と
の間に接続される，第２の入力保護用トランジスタとを
有し、第１の内部回路を保護する第１の入力保護回路、
上記半導体基板の上記接地電位ボンディング用電極から
の距離が上記電源電位ボンディング用電極からの距離よ
り遠い領域に形成され、入力ノードと上記接地電位ボン
ディング用電極との間に接続される第３の入力保護用ト
ランジスタと、入力ノードと上記電源電位ボンディング
用電極との間に接続される，第４の入力保護用トランジ
スタとを有し、第２の内部回路を保護する第２の入力保
護回路とを備えたことを特徴とするものである。
【０００９】
【作用】この発明においては、上記構成としたから、半
導体基板に形成された保護回路のうちの，電源電位ボン
ディング用電極よりも接地電位ボンディング用電極に近
い基板領域に形成されているものは、これと電源電位ボ
ンディング用電極間をつなぐ配線による寄生抵抗が大き
くても、これの構成素子である，入力ノードと接地電位
ボンディング用電極間に接続された入力保護用トランジ
スタによって接地電位ボンディング用電極に高電圧を引
き抜き、接地電位ボンディング用電極よりも電源電位ボ
ンディング用電極に近い基板領域に形成されているもの
は、これと接地電位ボンディング用電極間をつなぐ配線
による寄生抵抗が大きくても、これの構成素子である，
入力ノードと電源電位ボンディング用電極間に接続され
た入力保護用トランジスタによって電源電位ボンディン
グ用電極に高電圧を引き抜く。
導体基板に形成された保護回路のうちの，電源電位ボン
ディング用電極よりも接地電位ボンディング用電極に近
い基板領域に形成されているものは、これと電源電位ボ
ンディング用電極間をつなぐ配線による寄生抵抗が大き
くても、これの構成素子である，入力ノードと接地電位
ボンディング用電極間に接続された入力保護用トランジ
スタによって接地電位ボンディング用電極に高電圧を引
き抜き、接地電位ボンディング用電極よりも電源電位ボ
ンディング用電極に近い基板領域に形成されているもの
は、これと接地電位ボンディング用電極間をつなぐ配線
による寄生抵抗が大きくても、これの構成素子である，
入力ノードと電源電位ボンディング用電極間に接続され
た入力保護用トランジスタによって電源電位ボンディン
グ用電極に高電圧を引き抜く。
【００１０】
実施例１．以下、この発明の一実施例を図に基づいて説
明する。図１に、保護回路を含む回路図を示す。図にお
いて、図６と同一符号は同一または相当する部分を示
し、(5b)は配線による寄生抵抗、(7b)はフィールドトラ
ンジスタ（以下、ＮＰＮバイポーラトランジスタと称
す。）、(8b)は保護回路である。ここで、保護回路(8b)
は、抵抗(6) を通して内部回路(9) とつながっている。
従来例との違いは、入力ボンディング用電極(1) とＶDD
ボンディング用電極(3) の間にＮＰＮバイポーラトラン
ジスタ(7b)がある点である。保護回路(8b)のパターン図
は、図２である。(11)は入力配線、(12)はＧＮＤ配線、
(13)はコンタクト、(14a),(14c),(14d) はｎ+ 型活性領
域、(15)はＰ+ 型活性領域、 (16) はフィールド絶縁膜
である。(20)はＶDD配線である。従来例との違いは、従
来はｎ+ 型活性層(14b) が、ＧＮＤ配線(12)とつながっ
ているのに対し、本発明では、ｎ+ 型活性層(14b) が(1
4c)と(14d) の２つに分かれて、(14c) はＧＮＤ配線(1
2)とつながり、(14d) はＶDD配線(20)とつながっている
点である。図３には、図２のＣ−Ｄにおける断面図を示
した。ただし配線は、模式化してある。(17)はＰ型領域
である。(14a),(14c),(15),(17) 及び(14a),(14d),(1
5),(17) で各々ＮＰＮバイポーラトランジスタを成して
いる。
明する。図１に、保護回路を含む回路図を示す。図にお
いて、図６と同一符号は同一または相当する部分を示
し、(5b)は配線による寄生抵抗、(7b)はフィールドトラ
ンジスタ（以下、ＮＰＮバイポーラトランジスタと称
す。）、(8b)は保護回路である。ここで、保護回路(8b)
は、抵抗(6) を通して内部回路(9) とつながっている。
従来例との違いは、入力ボンディング用電極(1) とＶDD
ボンディング用電極(3) の間にＮＰＮバイポーラトラン
ジスタ(7b)がある点である。保護回路(8b)のパターン図
は、図２である。(11)は入力配線、(12)はＧＮＤ配線、
(13)はコンタクト、(14a),(14c),(14d) はｎ+ 型活性領
域、(15)はＰ+ 型活性領域、 (16) はフィールド絶縁膜
である。(20)はＶDD配線である。従来例との違いは、従
来はｎ+ 型活性層(14b) が、ＧＮＤ配線(12)とつながっ
ているのに対し、本発明では、ｎ+ 型活性層(14b) が(1
4c)と(14d) の２つに分かれて、(14c) はＧＮＤ配線(1
2)とつながり、(14d) はＶDD配線(20)とつながっている
点である。図３には、図２のＣ−Ｄにおける断面図を示
した。ただし配線は、模式化してある。(17)はＰ型領域
である。(14a),(14c),(15),(17) 及び(14a),(14d),(1
5),(17) で各々ＮＰＮバイポーラトランジスタを成して
いる。
【００１１】次に動作について説明する。入力ボンディ
ング用電極(1) に正または負の高電圧が入力された場合
には、ＧＮＤボンディング用電極(2) へは従来と全く同
じ動作で高電圧が抜ける。またＶDDボンディング用電極
(3) へは、図１でＮＰＮバイポーラトランジスタ(7b)の
ブレークダウンもしくはパンチスルー等により、正の高
電圧は入力ボンディング用電極(1),保護抵抗(4),ＮＰＮ
バイポーラトランジスタ(7b), 寄生抵抗(5b)を通ってＶ
DDボンディング用電極(3) に電流が流れる。負の高電圧
の場合は、全く逆に電流が流れる。以上のように電流が
流れることにより、内部回路(9) にかかる電圧を下げる
ことができ、静電破壊から守っている。ところで図９に
示すように、半導体集積回路上でＧＮＤボンディング用
電極(2)から遠い所に位置する保護回路(8a2) の場合に
は、寄生抵抗(5a2) が大きくなり、保護回路(8a2) の高
電圧を引き抜く能力が不十分であるという問題点があっ
た。本発明では、図１０に示すように一般にＶDDボンデ
ィング用電極(3) が半導体集積回路上でＧＮＤボンディ
ング用電極(2) と離しておかれるので、ＧＮＤボンディ
ング用電極(2) から遠い所に位置する保護回路(8b)すな
わち寄生抵抗(5a)が大きな値を持つ保護回路(8b)では、
逆にＶDDボンディング用電極(3) に近いことより寄生抵
抗(5b)が(5a)に比べ小さくなり、高電圧を引き抜く能力
が上がり、内部回路(9) の静電破壊耐圧を上げられる。
すなわち、本実施例の半導体集積回路では、その保護回
路のうちの，ＶDDボンディング用電極(3) よりもＧＮＤ
ボンディング用電極(2) に近い基板領域に形成されてい
るものは、これとＶDDボンディング用電極(3) 間をつな
ぐ配線による寄生抵抗が大きくても、これの構成素子で
ある，入力ボンディング用電極(1) とＧＮＤボンディン
グ用電極(2) 間に接続されたＮＰＮパイポーラトランジ
スタ(7b)によってＧＮＤボンディング用電極に高電圧を
引き抜き、ＧＮＤボンディング用電極(2) よりもＶDDボ
ンディング用電極(3) に近い基板領域に形成されている
ものは、これとＧＮＤボンディング用電極(2) 間をつな
ぐ配線による寄生抵抗が大きくても、これの構成素子で
ある，入力ボンディング用電極(1) とＶDDボンディング
用電極(3) 間に接続されたＮＰＮバイポーラトランジス
タ(7a)によってＶDDボンディング用電極(3) に高電圧を
引き抜く。
ング用電極(1) に正または負の高電圧が入力された場合
には、ＧＮＤボンディング用電極(2) へは従来と全く同
じ動作で高電圧が抜ける。またＶDDボンディング用電極
(3) へは、図１でＮＰＮバイポーラトランジスタ(7b)の
ブレークダウンもしくはパンチスルー等により、正の高
電圧は入力ボンディング用電極(1),保護抵抗(4),ＮＰＮ
バイポーラトランジスタ(7b), 寄生抵抗(5b)を通ってＶ
DDボンディング用電極(3) に電流が流れる。負の高電圧
の場合は、全く逆に電流が流れる。以上のように電流が
流れることにより、内部回路(9) にかかる電圧を下げる
ことができ、静電破壊から守っている。ところで図９に
示すように、半導体集積回路上でＧＮＤボンディング用
電極(2)から遠い所に位置する保護回路(8a2) の場合に
は、寄生抵抗(5a2) が大きくなり、保護回路(8a2) の高
電圧を引き抜く能力が不十分であるという問題点があっ
た。本発明では、図１０に示すように一般にＶDDボンデ
ィング用電極(3) が半導体集積回路上でＧＮＤボンディ
ング用電極(2) と離しておかれるので、ＧＮＤボンディ
ング用電極(2) から遠い所に位置する保護回路(8b)すな
わち寄生抵抗(5a)が大きな値を持つ保護回路(8b)では、
逆にＶDDボンディング用電極(3) に近いことより寄生抵
抗(5b)が(5a)に比べ小さくなり、高電圧を引き抜く能力
が上がり、内部回路(9) の静電破壊耐圧を上げられる。
すなわち、本実施例の半導体集積回路では、その保護回
路のうちの，ＶDDボンディング用電極(3) よりもＧＮＤ
ボンディング用電極(2) に近い基板領域に形成されてい
るものは、これとＶDDボンディング用電極(3) 間をつな
ぐ配線による寄生抵抗が大きくても、これの構成素子で
ある，入力ボンディング用電極(1) とＧＮＤボンディン
グ用電極(2) 間に接続されたＮＰＮパイポーラトランジ
スタ(7b)によってＧＮＤボンディング用電極に高電圧を
引き抜き、ＧＮＤボンディング用電極(2) よりもＶDDボ
ンディング用電極(3) に近い基板領域に形成されている
ものは、これとＧＮＤボンディング用電極(2) 間をつな
ぐ配線による寄生抵抗が大きくても、これの構成素子で
ある，入力ボンディング用電極(1) とＶDDボンディング
用電極(3) 間に接続されたＮＰＮバイポーラトランジス
タ(7a)によってＶDDボンディング用電極(3) に高電圧を
引き抜く。
【００１２】
【発明の効果】以上のように、この発明にかかる半導体
集積回路によれば、半導体基板に形成された保護回路の
うちの，電源電位ボンディング用電極よりも接地電位ボ
ンディング用電極に近い基板領域に形成されているもの
は、これと電源電位ボンディング用電極間をつなぐ配線
による寄生抵抗が大きくても、これの構成素子である，
入力ノードと接地電位ボンディング用電極間に接続され
た入力保護用トランジスタによって接地電位ボンディン
グ用電極に高電圧を引き抜き、接地電位ボンディング用
電極よりも電源電位ボンディング用電極に近い基板領域
に形成されているものは、これと接地電位ボンディング
用電極間をつなぐ配線による寄生抵抗が大きくても、こ
れの構成素子である，入力ノードと電源電位ボンディン
グ用電極間に接続された入力保護用トランジスタによっ
て電源電位ボンディング用電極に高電圧を引き抜くの
で、内部回路がその基板上での形成領域に関係なく、基
板の何れの領域に形成されているものでも、確実，か
つ，十分に保護されることとなり、その結果、内部回路
を高い静電破壊耐圧でもって保護できる効果がある。
集積回路によれば、半導体基板に形成された保護回路の
うちの，電源電位ボンディング用電極よりも接地電位ボ
ンディング用電極に近い基板領域に形成されているもの
は、これと電源電位ボンディング用電極間をつなぐ配線
による寄生抵抗が大きくても、これの構成素子である，
入力ノードと接地電位ボンディング用電極間に接続され
た入力保護用トランジスタによって接地電位ボンディン
グ用電極に高電圧を引き抜き、接地電位ボンディング用
電極よりも電源電位ボンディング用電極に近い基板領域
に形成されているものは、これと接地電位ボンディング
用電極間をつなぐ配線による寄生抵抗が大きくても、こ
れの構成素子である，入力ノードと電源電位ボンディン
グ用電極間に接続された入力保護用トランジスタによっ
て電源電位ボンディング用電極に高電圧を引き抜くの
で、内部回路がその基板上での形成領域に関係なく、基
板の何れの領域に形成されているものでも、確実，か
つ，十分に保護されることとなり、その結果、内部回路
を高い静電破壊耐圧でもって保護できる効果がある。
【図１】 この発明の一実施例による半導体集積回路の
保護回路の構成を示す図である。
保護回路の構成を示す図である。
【図２】 図１に示す保護回路のパターンを示す図であ
る。
る。
【図３】 図２のＣ−Ｄ線における断面図である。
【図４】 ＮＰＮバイポーラトランジスタの電流−電圧
特性を調べる回路図である。
特性を調べる回路図である。
【図５】 ＮＰＮバイポーラトランジスタの電流−電圧
特性図である。
特性図である。
【図６】 従来の半導体集積回路の保護回路の構成を示
す図である。
す図である。
【図７】 図６に示す保護回路のパターンを示す図であ
る。
る。
【図８】 図７のＣ−Ｄ線における断面図である。
【図９】 保護回路の配置図である。
【図１０】 保護回路の配置図である。
１ 入力ボンディング用電極、２ ＧＮＤボンディング
用電極、３ ＶDDボンディング用電極、４ 保護抵抗、
５ａ，５ａ1 ，５ａ2 ，５ｂ 寄生抵抗、６抵抗、７，
７ａ，７ｂ ＮＰＮバイポーラトランジスタ、８ａ，８
ａ1 ，８ａ2，８ｂ 保護回路、９ 内部回路、１０
ＣＭＩＳインバータ、１０ａ ＰＭＩＳトランジスタ、
１０ｂ ＮＭＩＳトランジスタ、１１ 入力配線、１２
ＧＮＤ配線、１３ コンタクト、１４ａ，１４ｂ，１
４ｃ，１４ｄ ｎ+ 型活性層、１５ Ｐ+ 型活性層、１
６ フィールド絶縁膜、１７ Ｐ型領域、１８ 電流
計、１９ 直流電源、２０ ＶDD配線。
用電極、３ ＶDDボンディング用電極、４ 保護抵抗、
５ａ，５ａ1 ，５ａ2 ，５ｂ 寄生抵抗、６抵抗、７，
７ａ，７ｂ ＮＰＮバイポーラトランジスタ、８ａ，８
ａ1 ，８ａ2，８ｂ 保護回路、９ 内部回路、１０
ＣＭＩＳインバータ、１０ａ ＰＭＩＳトランジスタ、
１０ｂ ＮＭＩＳトランジスタ、１１ 入力配線、１２
ＧＮＤ配線、１３ コンタクト、１４ａ，１４ｂ，１
４ｃ，１４ｄ ｎ+ 型活性層、１５ Ｐ+ 型活性層、１
６ フィールド絶縁膜、１７ Ｐ型領域、１８ 電流
計、１９ 直流電源、２０ ＶDD配線。
Claims (1)
- 【請求項１】 半導体基板に形成され、接地電位とされ
る接地電位ボンディング用電極、 上記半導体基板にこの接地電位ボンディング用電極から
離れて形成され、電源電位が印加される電源電位ボンデ
ィング用電極、 上記半導体基板の上記接地電位ボンディング用電極から
の距離が上記電源電位ボンディング用電極からの距離よ
り小さい領域に形成され、入力ノードと上記接地電位ボ
ンディング用電極との間に接続される第１の入力保護用
トランジスタと、入力ノードと上記電源電位ボンディン
グ用電極との間に接続される，第２の入力保護用トラン
ジスタとを有し、第１の内部回路を保護する第１の入力
保護回路、 上記半導体基板の上記接地電位ボンディング用電極から
の距離が上記電源電位ボンディング用電極からの距離よ
り遠い領域に形成され、入力ノードと上記接地電位ボン
ディング用電極との間に接続される第３の入力保護用ト
ランジスタと、入力ノードと上記電源電位ボンディング
用電極との間に接続される，第４の入力保護用トランジ
スタとを有し、第２の内部回路を保護する第２の入力保
護回路とを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049899A JP2546197B2 (ja) | 1995-03-09 | 1995-03-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049899A JP2546197B2 (ja) | 1995-03-09 | 1995-03-09 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003712A Division JPH0821632B2 (ja) | 1987-01-10 | 1987-01-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254709A JPH07254709A (ja) | 1995-10-03 |
| JP2546197B2 true JP2546197B2 (ja) | 1996-10-23 |
Family
ID=12843872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7049899A Expired - Lifetime JP2546197B2 (ja) | 1995-03-09 | 1995-03-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546197B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6952027B2 (en) | 2002-11-29 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and electronic card using the same |
-
1995
- 1995-03-09 JP JP7049899A patent/JP2546197B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254709A (ja) | 1995-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |