JP3135666B2 - 半導体集積回路の入力保護回路 - Google Patents
半導体集積回路の入力保護回路Info
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- JP3135666B2 JP3135666B2 JP04064958A JP6495892A JP3135666B2 JP 3135666 B2 JP3135666 B2 JP 3135666B2 JP 04064958 A JP04064958 A JP 04064958A JP 6495892 A JP6495892 A JP 6495892A JP 3135666 B2 JP3135666 B2 JP 3135666B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入力
保護回路に係り、特に入力保護用バイポーラトランジス
タの構造に関する。
保護回路に係り、特に入力保護用バイポーラトランジス
タの構造に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置などにおいて
は、外部入力端子にサージ電圧が印加された時に入力回
路のゲート絶縁膜が破壊しないように保護するための入
力保護回路が設けられている。図３は、従来のＬＳＩメ
モリにおいてアドレス入力端子や入出力端子などに対応
して設けられている入力保護回路の一例を示している。
は、外部入力端子にサージ電圧が印加された時に入力回
路のゲート絶縁膜が破壊しないように保護するための入
力保護回路が設けられている。図３は、従来のＬＳＩメ
モリにおいてアドレス入力端子や入出力端子などに対応
して設けられている入力保護回路の一例を示している。
【０００３】ここで、１１は入力端子に接続されている
入力パッド、１２は上記入力パッド１１と入力回路（図
示せず）との間の入力配線、１３は上記入力配線１２の
途中に形成された入力抵抗である。１４は上記入力配線
１２と接地電位ノードとの間に形成され、半導体基板が
ベース領域となる入力保護用の寄生バイポーラトランジ
スタである。この場合、半導体基板がｐ型であれば、上
記バイポーラトランジスタ１４はｎｐｎトランジスタで
あり、そのコレクタ領域が入力配線１２に接続され、そ
のエミッタ領域が接地電位ノードに接続され、上記半導
体基板は接地電位が与えられる。これに対して、半導体
基板がｎ型であれば、上記バイポーラトランジスタはｐ
ｎｐトランジスタ（図示せず）であり、そのエミッタ領
域が入力配線１２に接続され、そのコレクタ領域が接地
電位ノードに接続される。
入力パッド、１２は上記入力パッド１１と入力回路（図
示せず）との間の入力配線、１３は上記入力配線１２の
途中に形成された入力抵抗である。１４は上記入力配線
１２と接地電位ノードとの間に形成され、半導体基板が
ベース領域となる入力保護用の寄生バイポーラトランジ
スタである。この場合、半導体基板がｐ型であれば、上
記バイポーラトランジスタ１４はｎｐｎトランジスタで
あり、そのコレクタ領域が入力配線１２に接続され、そ
のエミッタ領域が接地電位ノードに接続され、上記半導
体基板は接地電位が与えられる。これに対して、半導体
基板がｎ型であれば、上記バイポーラトランジスタはｐ
ｎｐトランジスタ（図示せず）であり、そのエミッタ領
域が入力配線１２に接続され、そのコレクタ領域が接地
電位ノードに接続される。
【０００４】ここで、図３中の入力保護用のｎｐｎトラ
ンジスタ１４の動作について説明しておく。入力パッド
１１にサージ電圧のような過大な電圧が印加された時、
ｎｐｎトランジスタ１４のｐｎ接合部でブレークダウン
が生じ、大きな電流が半導体基板を通して接地電位に流
れる。この時、半導体基板の抵抗成分による電圧降下に
より基板電位が上昇し、ｎｐｎトランジスタ１４のベー
ス電位も上昇する。これにより、ｎｐｎトランジスタ１
４がオン状態になり、その増幅作用により大きな電流を
接地電位に流すようになる。従って、前記過大な電圧が
入力回路のＭＯＳトランジスタ（図示せず）のゲートに
直接に印加されることはなく、ＬＳＩメモリの静電破壊
に対する信頼性が向上する。図４および図５は、図３中
の入力保護用のｎｐｎトランジスタ１４の平面パターン
および断面構造の一例を示している。
ンジスタ１４の動作について説明しておく。入力パッド
１１にサージ電圧のような過大な電圧が印加された時、
ｎｐｎトランジスタ１４のｐｎ接合部でブレークダウン
が生じ、大きな電流が半導体基板を通して接地電位に流
れる。この時、半導体基板の抵抗成分による電圧降下に
より基板電位が上昇し、ｎｐｎトランジスタ１４のベー
ス電位も上昇する。これにより、ｎｐｎトランジスタ１
４がオン状態になり、その増幅作用により大きな電流を
接地電位に流すようになる。従って、前記過大な電圧が
入力回路のＭＯＳトランジスタ（図示せず）のゲートに
直接に印加されることはなく、ＬＳＩメモリの静電破壊
に対する信頼性が向上する。図４および図５は、図３中
の入力保護用のｎｐｎトランジスタ１４の平面パターン
および断面構造の一例を示している。
【０００５】ここで、２０はｐ型半導体基板、２１はコ
レクタ領域（ｎ+ 不純物領域）、２２はエミッタ領域
（ｎ+ 不純物領域）、２３はフィールド酸化膜、２４は
基板上の絶縁膜、２５は前記絶縁膜２４に開口されたコ
ンタクトホールを通して前記コレクタ領域２１にコンタ
クトしたパッド配線（図３中の入力配線１２に相当す
る）、２６は上記コレクタ領域２１とパッド配線２５と
のコンタクト領域（コレクタコンタクト領域）、２７は
前記絶縁膜２４に開口されたコンタクトホールを通して
前記エミッタ領域２２にコンタクトした接地電位配線、
２８は上記エミッタ領域２２と接地電位配線２７とのコ
ンタクト領域（エミッタコンタクト領域）である。な
お、１１は入力パッド、１３は入力抵抗である。
レクタ領域（ｎ+ 不純物領域）、２２はエミッタ領域
（ｎ+ 不純物領域）、２３はフィールド酸化膜、２４は
基板上の絶縁膜、２５は前記絶縁膜２４に開口されたコ
ンタクトホールを通して前記コレクタ領域２１にコンタ
クトしたパッド配線（図３中の入力配線１２に相当す
る）、２６は上記コレクタ領域２１とパッド配線２５と
のコンタクト領域（コレクタコンタクト領域）、２７は
前記絶縁膜２４に開口されたコンタクトホールを通して
前記エミッタ領域２２にコンタクトした接地電位配線、
２８は上記エミッタ領域２２と接地電位配線２７とのコ
ンタクト領域（エミッタコンタクト領域）である。な
お、１１は入力パッド、１３は入力抵抗である。
【０００６】なお、ＬＳＩメモリ（大規模集積回路）の
信頼性試験の１つとして静電破壊（ＥＳＤ）評価試験が
ある。この試験は、帯電した人間がメモリの外部入力端
子に触れた場合をモデルとして、メモリ内部回路の評価
を行う。
信頼性試験の１つとして静電破壊（ＥＳＤ）評価試験が
ある。この試験は、帯電した人間がメモリの外部入力端
子に触れた場合をモデルとして、メモリ内部回路の評価
を行う。
【０００７】図５は、ＬＳＩデバイスの静電破壊評価を
行うための試験装置の一例を示す。この装置を用いて製
品レベルのＬＳＩデバイス３０の評価試験を行う際、例
えば米国ＭＩＬ規格では、コンデンサＣを１００ｐＦ、
直流電源電圧Ｅを±２０００Ｖ、抵抗Ｒを１．５ＫΩと
し、ＬＳＩデバイス３０のピン（外部端子）のうちいず
れか２つのピン間に上記電圧Ｅを印加する。
行うための試験装置の一例を示す。この装置を用いて製
品レベルのＬＳＩデバイス３０の評価試験を行う際、例
えば米国ＭＩＬ規格では、コンデンサＣを１００ｐＦ、
直流電源電圧Ｅを±２０００Ｖ、抵抗Ｒを１．５ＫΩと
し、ＬＳＩデバイス３０のピン（外部端子）のうちいず
れか２つのピン間に上記電圧Ｅを印加する。
【０００８】ところで、従来のＬＳＩメモリに対して上
記したような静電破壊評価試験を行った際に不良となる
例の１つとして、前記パッド配線２５と半導体基板２０
との短絡が挙げられる。走査型電子顕微鏡（ＳＥＭ）に
より観察した結果、上記したような静電破壊不良は、ｎ
ｐｎトランジスタ１４のｐｎ接合部に過大な電圧が印加
された時に、ｐｎ接合部に非常に高い熱が発生し、この
熱がパッド配線（通常、アルミニウム配線）２５の融点
よりも高い場合には、パッド配線２５が溶けてｐｎ接合
部を流れる電流の経路に沿って流れ出し、コレクタ領域
２１とエミッタ領域２２とが短絡することに起因するも
のと考えられる。特に、前記コレクタ領域２１のうちで
ｐｎ接合部のブレークダウンが生じ易いエッジ部とエミ
ッタコンタクト領域２８のエッジ部とが非常に接近して
おり、前記パッド配線２５のうちで上記コレクタ領域２
１のエッジ部に接近している部分に電流が集中して熱が
多く発生することが指摘できる。
記したような静電破壊評価試験を行った際に不良となる
例の１つとして、前記パッド配線２５と半導体基板２０
との短絡が挙げられる。走査型電子顕微鏡（ＳＥＭ）に
より観察した結果、上記したような静電破壊不良は、ｎ
ｐｎトランジスタ１４のｐｎ接合部に過大な電圧が印加
された時に、ｐｎ接合部に非常に高い熱が発生し、この
熱がパッド配線（通常、アルミニウム配線）２５の融点
よりも高い場合には、パッド配線２５が溶けてｐｎ接合
部を流れる電流の経路に沿って流れ出し、コレクタ領域
２１とエミッタ領域２２とが短絡することに起因するも
のと考えられる。特に、前記コレクタ領域２１のうちで
ｐｎ接合部のブレークダウンが生じ易いエッジ部とエミ
ッタコンタクト領域２８のエッジ部とが非常に接近して
おり、前記パッド配線２５のうちで上記コレクタ領域２
１のエッジ部に接近している部分に電流が集中して熱が
多く発生することが指摘できる。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路の入力保護回路は、入力端子に過大な電
圧が印加された際、入力保護用のバイポーラトランジス
タのｐｎ接合部でブレークダウンが生じることにより大
きな電流が半導体基板を通して接地電位に流れる時に、
電流が局部的に集中して発生する熱によって入力配線が
溶けて流れ出すことにより入力配線と半導体基板とが短
絡し、静電破壊評価試験で不良が発生する場合があると
いう問題があった。
半導体集積回路の入力保護回路は、入力端子に過大な電
圧が印加された際、入力保護用のバイポーラトランジス
タのｐｎ接合部でブレークダウンが生じることにより大
きな電流が半導体基板を通して接地電位に流れる時に、
電流が局部的に集中して発生する熱によって入力配線が
溶けて流れ出すことにより入力配線と半導体基板とが短
絡し、静電破壊評価試験で不良が発生する場合があると
いう問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、入力端子に過大な電圧が印加された際、入力
保護用のバイポーラトランジスタのｐｎ接合部でブレー
クダウンが生じることにより大きな電流が半導体基板を
通して接地電位に流れる時に、電流が局部的に集中する
ことを抑制し、この電流により発生する熱により入力配
線と半導体基板とが短絡することを防止し、静電破壊評
価試験で発生する不良を低減し得る半導体集積回路の入
力保護回路を提供することを目的とする。
たもので、入力端子に過大な電圧が印加された際、入力
保護用のバイポーラトランジスタのｐｎ接合部でブレー
クダウンが生じることにより大きな電流が半導体基板を
通して接地電位に流れる時に、電流が局部的に集中する
ことを抑制し、この電流により発生する熱により入力配
線と半導体基板とが短絡することを防止し、静電破壊評
価試験で発生する不良を低減し得る半導体集積回路の入
力保護回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
の入力保護回路は、第１導電型の半導体基板の表層部に
選択的に形成された第２導電型の第１の不純物領域およ
び第２の不純物領域を有し、上記第１の不純物領域が半
導体集積回路の入力端子と入力回路とを接続する入力配
線に接続され、上記第２の不純物領域が接地電位配線に
接続され、半導体基板がベース領域となる入力保護用の
寄生バイポーラトランジスタと、前記入力配線が前記第
１の不純物領域にコンタクトした第１のコンタクト領域
と、この第１のコンタクト領域に平行に形成され、前記
接地電位接続用配線が前記第２の不純物領域にコンタク
トした第２のコンタクト領域とを具備し、前記第１の不
純物領域が第２の不純物領域よりも長く形成されると共
に第１の不純物領域の長さ方向の両端部が前記第２の不
純物領域の長さ方向の両端部よりも突出するように形成
されている、または、前記第２のコンタクト領域が第１
のコンタクト領域よりも長く形成されると共に第１のコ
ンタクト領域の長さ方向の一端と前記第１の不純物領域
の長さ方向の一端との間隔が上記第１のコンタクト領域
の幅方向の一端と上記第１の不純物領域の幅方向の一端
との間隔よりも長く設定されていることを特徴とする。
の入力保護回路は、第１導電型の半導体基板の表層部に
選択的に形成された第２導電型の第１の不純物領域およ
び第２の不純物領域を有し、上記第１の不純物領域が半
導体集積回路の入力端子と入力回路とを接続する入力配
線に接続され、上記第２の不純物領域が接地電位配線に
接続され、半導体基板がベース領域となる入力保護用の
寄生バイポーラトランジスタと、前記入力配線が前記第
１の不純物領域にコンタクトした第１のコンタクト領域
と、この第１のコンタクト領域に平行に形成され、前記
接地電位接続用配線が前記第２の不純物領域にコンタク
トした第２のコンタクト領域とを具備し、前記第１の不
純物領域が第２の不純物領域よりも長く形成されると共
に第１の不純物領域の長さ方向の両端部が前記第２の不
純物領域の長さ方向の両端部よりも突出するように形成
されている、または、前記第２のコンタクト領域が第１
のコンタクト領域よりも長く形成されると共に第１のコ
ンタクト領域の長さ方向の一端と前記第１の不純物領域
の長さ方向の一端との間隔が上記第１のコンタクト領域
の幅方向の一端と上記第１の不純物領域の幅方向の一端
との間隔よりも長く設定されていることを特徴とする。
【００１２】
【作用】第１の不純物領域の長さ方向の両端部が第２の
不純物領域の長さ方向の両端部よりも突出するように形
成されており、第１のコンタクト領域のエッジ部と第２
のコンタクト領域のエッジ部とが近接しない構造になっ
ている。従って、入力端子に過大な電圧が印加された
際、入力保護用トランジスタのｐｎ接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流が第１の不純物領域と第
２の不純物領域との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線が溶けて
半導体基板と短絡することを防止し、静電破壊評価試験
で発生する不良を低減することが可能になっている。
不純物領域の長さ方向の両端部よりも突出するように形
成されており、第１のコンタクト領域のエッジ部と第２
のコンタクト領域のエッジ部とが近接しない構造になっ
ている。従って、入力端子に過大な電圧が印加された
際、入力保護用トランジスタのｐｎ接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流が第１の不純物領域と第
２の不純物領域との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線が溶けて
半導体基板と短絡することを防止し、静電破壊評価試験
で発生する不良を低減することが可能になっている。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＬＳＩ
メモリの入力保護回路で使用されている入力保護用のｎ
ｐｎトランジスタの平面パターンの一例を示している。
に説明する。図１は、本発明の第１実施例に係るＬＳＩ
メモリの入力保護回路で使用されている入力保護用のｎ
ｐｎトランジスタの平面パターンの一例を示している。
【００１４】なお、本実施例の入力保護回路の回路構成
は、例えば図３を参照して前述したようなものであり、
この入力保護回路で使用される入力保護用のｎｐｎトラ
ンジスタの断面構造は、例えば図５を参照して前述した
ようなものであり、この入力保護用のｎｐｎトランジス
タの平面パターンは以下に述べるように形成されてい
る。
は、例えば図３を参照して前述したようなものであり、
この入力保護回路で使用される入力保護用のｎｐｎトラ
ンジスタの断面構造は、例えば図５を参照して前述した
ようなものであり、この入力保護用のｎｐｎトランジス
タの平面パターンは以下に述べるように形成されてい
る。
【００１５】図１において、１１は入力パッド、１２は
入力配線（通常、アルミニウム配線）、１３は入力抵
抗、３０は入力保護用のｎｐｎトランジスタが形成され
ている領域である。３１および３２は第１導電型（本例
ではｐ型）の半導体基板の表層部に選択的に形成された
第２導電型（本例ではｎ+ 型）の第１の不純物領域およ
び第２の不純物領域であり、上記第１の不純物領域３１
をコレクタ領域、第２の不純物領域３２をエミッタ領域
とし、半導体基板がベース領域となる入力保護用の寄生
ｎｐｎトランジスタが形成されている。上記コレクタ領
域３１とエミッタ領域３２との間には、半導体基板の表
層部に選択的に形成された素子分離用のフィールド酸化
膜が設けられている。上記コレクタ領域３１は前記入力
パッド１１と入力回路（図示せず）とを接続する入力配
線１２に接続され、上記エミッタ領域３２は接地電位配
線３３に接続されている。３４は前記入力配線１２が半
導体基板上の絶縁膜に開口されたコンタクトホールを通
して前記コレクタ領域３１にコンタクトした第１のコン
タクト領域（コレクタコンタクト領域）、３５は上記コ
レクタコンタクト領域３４に平行に形成され、前記接地
電位配線３３が半導体基板上の絶縁膜に開口されたコン
タクトホールを通して前記エミッタ領域３２にコンタク
トした第２のコンタクト領域（エミッタコンタクト領
域）である。
入力配線（通常、アルミニウム配線）、１３は入力抵
抗、３０は入力保護用のｎｐｎトランジスタが形成され
ている領域である。３１および３２は第１導電型（本例
ではｐ型）の半導体基板の表層部に選択的に形成された
第２導電型（本例ではｎ+ 型）の第１の不純物領域およ
び第２の不純物領域であり、上記第１の不純物領域３１
をコレクタ領域、第２の不純物領域３２をエミッタ領域
とし、半導体基板がベース領域となる入力保護用の寄生
ｎｐｎトランジスタが形成されている。上記コレクタ領
域３１とエミッタ領域３２との間には、半導体基板の表
層部に選択的に形成された素子分離用のフィールド酸化
膜が設けられている。上記コレクタ領域３１は前記入力
パッド１１と入力回路（図示せず）とを接続する入力配
線１２に接続され、上記エミッタ領域３２は接地電位配
線３３に接続されている。３４は前記入力配線１２が半
導体基板上の絶縁膜に開口されたコンタクトホールを通
して前記コレクタ領域３１にコンタクトした第１のコン
タクト領域（コレクタコンタクト領域）、３５は上記コ
レクタコンタクト領域３４に平行に形成され、前記接地
電位配線３３が半導体基板上の絶縁膜に開口されたコン
タクトホールを通して前記エミッタ領域３２にコンタク
トした第２のコンタクト領域（エミッタコンタクト領
域）である。
【００１６】そして、本例では、前記コレクタ領域３１
の長さＬ１がエミッタ領域３２の長さＬ２よりも長く形
成されており、コレクタ領域３１の長さ方向の両端部が
エミッタ領域３２の長さ方向の両端部よりも突出するよ
うに形成されており、コレクタコンタクト領域３４のエ
ッジ部とエミッタコンタクト領域３５のエッジ部とが近
接しない構造になっている。
の長さＬ１がエミッタ領域３２の長さＬ２よりも長く形
成されており、コレクタ領域３１の長さ方向の両端部が
エミッタ領域３２の長さ方向の両端部よりも突出するよ
うに形成されており、コレクタコンタクト領域３４のエ
ッジ部とエミッタコンタクト領域３５のエッジ部とが近
接しない構造になっている。
【００１７】上記第１実施例によれば、コレクタ領域３
１の長さ方向の両端部がエミッタ領域３２の長さ方向の
両端部よりも突出するように形成されており、コレクタ
コンタクト領域３４のエッジ部とエミッタコンタクト領
域３５のエッジ部とが近接しない構造になっているの
で、入力パッド１１に過大な電圧が印加された際、入力
保護用のｎｐｎトランジスタのｐｎ接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流がコレクタ領域３１とエ
ミッタ領域３２との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線１１が溶
けて半導体基板と短絡することを防止し、静電破壊評価
試験で発生する不良を低減することが可能になってい
る。図２は、本発明の第２実施例に係るＬＳＩメモリの
入力保護回路で使用されている入力保護用のｎｐｎトラ
ンジスタの平面パターンの一例を示している。
１の長さ方向の両端部がエミッタ領域３２の長さ方向の
両端部よりも突出するように形成されており、コレクタ
コンタクト領域３４のエッジ部とエミッタコンタクト領
域３５のエッジ部とが近接しない構造になっているの
で、入力パッド１１に過大な電圧が印加された際、入力
保護用のｎｐｎトランジスタのｐｎ接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流がコレクタ領域３１とエ
ミッタ領域３２との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線１１が溶
けて半導体基板と短絡することを防止し、静電破壊評価
試験で発生する不良を低減することが可能になってい
る。図２は、本発明の第２実施例に係るＬＳＩメモリの
入力保護回路で使用されている入力保護用のｎｐｎトラ
ンジスタの平面パターンの一例を示している。
【００１８】この第２実施例では、前記第１実施例と比
べて、エミッタコンタクト領域３５の長さＬ３がコレク
タコンタクト領域３４の長さＬ４よりも長く形成される
と共にコレクタコンタクト領域３４の長さ方向の一端と
コレクタ領域３１の長さ方向の一端との間隔ｄ２が上記
コレクタコンタクト領域３４の幅方向の一端と上記コレ
クタ領域３１の幅方向の一端との間隔ｄ１よりも長く設
定されている（例えばｄ２＝２×ｄ１）。
べて、エミッタコンタクト領域３５の長さＬ３がコレク
タコンタクト領域３４の長さＬ４よりも長く形成される
と共にコレクタコンタクト領域３４の長さ方向の一端と
コレクタ領域３１の長さ方向の一端との間隔ｄ２が上記
コレクタコンタクト領域３４の幅方向の一端と上記コレ
クタ領域３１の幅方向の一端との間隔ｄ１よりも長く設
定されている（例えばｄ２＝２×ｄ１）。
【００１９】上記第２実施例においても、前記第１実施
例と同様に、入力パッド１１に過大な電圧が印加された
際、入力保護用のｎｐｎトランジスタのｐｎ接合部でブ
レークダウンが生じることにより大きな電流が半導体基
板を通して接地電位に流れる時に、電流が局部的に集中
することを抑制し、この電流により発生する熱により入
力配線１１が溶けて半導体基板と短絡することを防止
し、静電破壊評価試験で発生する不良を低減することが
可能になっている。
例と同様に、入力パッド１１に過大な電圧が印加された
際、入力保護用のｎｐｎトランジスタのｐｎ接合部でブ
レークダウンが生じることにより大きな電流が半導体基
板を通して接地電位に流れる時に、電流が局部的に集中
することを抑制し、この電流により発生する熱により入
力配線１１が溶けて半導体基板と短絡することを防止
し、静電破壊評価試験で発生する不良を低減することが
可能になっている。
【００２０】
【発明の効果】上述したように本発明によれば、入力端
子に過大な電圧が印加された際、入力保護用のバイポー
ラトランジスタのｐｎ接合部でブレークダウンが生じる
ことにより大きな電流が半導体基板を通して接地電位に
流れる時に、電流が局部的に集中することを抑制し、こ
の電流により発生する熱により入力配線と半導体基板と
が短絡することを防止し、静電破壊評価試験で発生する
不良を低減し得る半導体集積回路の入力保護回路を実現
することができる。
子に過大な電圧が印加された際、入力保護用のバイポー
ラトランジスタのｐｎ接合部でブレークダウンが生じる
ことにより大きな電流が半導体基板を通して接地電位に
流れる時に、電流が局部的に集中することを抑制し、こ
の電流により発生する熱により入力配線と半導体基板と
が短絡することを防止し、静電破壊評価試験で発生する
不良を低減し得る半導体集積回路の入力保護回路を実現
することができる。
【図１】本発明の第１実施例に係るＬＳＩメモリの入力
保護回路で使用されている入力保護用のｎｐｎトランジ
スタの平面パターンの一例を示す図。
保護回路で使用されている入力保護用のｎｐｎトランジ
スタの平面パターンの一例を示す図。
【図２】本発明の第２実施例に係るＬＳＩメモリの入力
保護回路で使用されている入力保護用のｎｐｎトランジ
スタの平面パターンの一例を示す図。
保護回路で使用されている入力保護用のｎｐｎトランジ
スタの平面パターンの一例を示す図。
【図３】従来のＬＳＩメモリに設けられている入力保護
回路の一例を示す回路図。
回路の一例を示す回路図。
【図４】図３中の入力保護用のｎｐｎトランジスタの平
面パターンの一例を示す図。
面パターンの一例を示す図。
【図５】図３中の入力保護用のｎｐｎトランジスタの断
面構造の一例を示す図。
面構造の一例を示す図。
【図６】ＬＳＩデバイスの静電破壊評価を行うための試
験装置の一例を示す図。
験装置の一例を示す図。
１１…入力パッド、１２…入力配線、３０…ｎｐｎトラ
ンジスタ形成領域、３１…コレクタ領域、３２…エミッ
タ領域、３３…接地電位配線、３４…コレクタコンタク
ト領域、３５…エミッタコンタクト領域。
ンジスタ形成領域、３１…コレクタ領域、３２…エミッ
タ領域、３３…接地電位配線、３４…コレクタコンタク
ト領域、３５…エミッタコンタクト領域。
フロントページの続き (56)参考文献 特開 平３−184369（ＪＰ，Ａ) 特開 平４−22163（ＪＰ，Ａ) 特開 平２−81468（ＪＰ，Ａ) 特開 平２−297967（ＪＰ，Ａ) 特開 平２−177358（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 第１導電型の半導体基板の表層部に選択
的に形成された第２導電型の第１の不純物領域および第
２の不純物領域を有し、上記第１の不純物領域が半導体
集積回路の入力端子と入力回路とを接続する入力配線に
接続され、上記第２の不純物領域が接地電位配線に接続
され、半導体基板がベース領域となる入力保護用の寄生
バイポートランジスタと、 前記入力配線が前記第１の不純物領域にコンタクトした
第１のコンタクト領域と、 この第１のコンタクト領域に平行に形成され、前記接地
電位配線が前記第２の不純物領域にコンタクトした第２
のコンタクト領域とを具備し、前記第１の不純物領域が
第２の不純物領域よりも長く形成されると共に第１の不
純物領域の長さ方向の両端部が前記第２の不純物領域の
長さ方向の両端部よりも突出するように形成されている
ことを特徴とする半導体集積回路の入力保護回路。 - 【請求項２】 第１導電型の半導体基板の表層部に選択
的に形成された第２導電型の第１の不純物領域および第
２の不純物領域を有し、上記第１の不純物領域が半導体
集積回路の入力端子と入力回路とを接続する入力配線に
接続され、上記第２の不純物領域が接地電位配線に接続
され、半導体基板がベース領域となる入力保護用の寄生
バイポートランジスタと、 前記入力配線が前記第１の不純物領域にコンタクトした
第１のコンタクト領域と、 この第１のコンタクト領域に平行に形成され、前記接地
電位接続用配線が前記第２の不純物領域にコンタクトし
た第２のコンタクト領域とを具備し、前記第２のコンタ
クト領域が第１のコンタクト領域よりも長く形成される
と共に第１のコンタクト領域の長さ方向の一端と前記第
１の不純物領域の長さ方向の一端との間隔が上記第１の
コンタクト領域の幅方向の一端と上記第１の不純物領域
の幅方向の一端との間隔よりも長く設定されていること
を特徴とする半導体集積回路の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04064958A JP3135666B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体集積回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04064958A JP3135666B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体集積回路の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267579A JPH05267579A (ja) | 1993-10-15 |
| JP3135666B2 true JP3135666B2 (ja) | 2001-02-19 |
Family
ID=13273069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04064958A Expired - Fee Related JP3135666B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体集積回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414341B1 (en) | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
-
1992
- 1992-03-23 JP JP04064958A patent/JP3135666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267579A (ja) | 1993-10-15 |
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