JP3135666B2 - 半導体集積回路の入力保護回路 - Google Patents
半導体集積回路の入力保護回路Info
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- JP3135666B2 JP3135666B2 JP04064958A JP6495892A JP3135666B2 JP 3135666 B2 JP3135666 B2 JP 3135666B2 JP 04064958 A JP04064958 A JP 04064958A JP 6495892 A JP6495892 A JP 6495892A JP 3135666 B2 JP3135666 B2 JP 3135666B2
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Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路の入力
保護回路に係り、特に入力保護用バイポーラトランジス
タの構造に関する。
保護回路に係り、特に入力保護用バイポーラトランジス
タの構造に関する。
【0002】
【従来の技術】一般に、半導体記憶装置などにおいて
は、外部入力端子にサージ電圧が印加された時に入力回
路のゲート絶縁膜が破壊しないように保護するための入
力保護回路が設けられている。図3は、従来のLSIメ
モリにおいてアドレス入力端子や入出力端子などに対応
して設けられている入力保護回路の一例を示している。
は、外部入力端子にサージ電圧が印加された時に入力回
路のゲート絶縁膜が破壊しないように保護するための入
力保護回路が設けられている。図3は、従来のLSIメ
モリにおいてアドレス入力端子や入出力端子などに対応
して設けられている入力保護回路の一例を示している。
【0003】ここで、11は入力端子に接続されている
入力パッド、12は上記入力パッド11と入力回路(図
示せず)との間の入力配線、13は上記入力配線12の
途中に形成された入力抵抗である。14は上記入力配線
12と接地電位ノードとの間に形成され、半導体基板が
ベース領域となる入力保護用の寄生バイポーラトランジ
スタである。この場合、半導体基板がp型であれば、上
記バイポーラトランジスタ14はnpnトランジスタで
あり、そのコレクタ領域が入力配線12に接続され、そ
のエミッタ領域が接地電位ノードに接続され、上記半導
体基板は接地電位が与えられる。これに対して、半導体
基板がn型であれば、上記バイポーラトランジスタはp
npトランジスタ(図示せず)であり、そのエミッタ領
域が入力配線12に接続され、そのコレクタ領域が接地
電位ノードに接続される。
入力パッド、12は上記入力パッド11と入力回路(図
示せず)との間の入力配線、13は上記入力配線12の
途中に形成された入力抵抗である。14は上記入力配線
12と接地電位ノードとの間に形成され、半導体基板が
ベース領域となる入力保護用の寄生バイポーラトランジ
スタである。この場合、半導体基板がp型であれば、上
記バイポーラトランジスタ14はnpnトランジスタで
あり、そのコレクタ領域が入力配線12に接続され、そ
のエミッタ領域が接地電位ノードに接続され、上記半導
体基板は接地電位が与えられる。これに対して、半導体
基板がn型であれば、上記バイポーラトランジスタはp
npトランジスタ(図示せず)であり、そのエミッタ領
域が入力配線12に接続され、そのコレクタ領域が接地
電位ノードに接続される。
【0004】ここで、図3中の入力保護用のnpnトラ
ンジスタ14の動作について説明しておく。入力パッド
11にサージ電圧のような過大な電圧が印加された時、
npnトランジスタ14のpn接合部でブレークダウン
が生じ、大きな電流が半導体基板を通して接地電位に流
れる。この時、半導体基板の抵抗成分による電圧降下に
より基板電位が上昇し、npnトランジスタ14のベー
ス電位も上昇する。これにより、npnトランジスタ1
4がオン状態になり、その増幅作用により大きな電流を
接地電位に流すようになる。従って、前記過大な電圧が
入力回路のMOSトランジスタ(図示せず)のゲートに
直接に印加されることはなく、LSIメモリの静電破壊
に対する信頼性が向上する。図4および図5は、図3中
の入力保護用のnpnトランジスタ14の平面パターン
および断面構造の一例を示している。
ンジスタ14の動作について説明しておく。入力パッド
11にサージ電圧のような過大な電圧が印加された時、
npnトランジスタ14のpn接合部でブレークダウン
が生じ、大きな電流が半導体基板を通して接地電位に流
れる。この時、半導体基板の抵抗成分による電圧降下に
より基板電位が上昇し、npnトランジスタ14のベー
ス電位も上昇する。これにより、npnトランジスタ1
4がオン状態になり、その増幅作用により大きな電流を
接地電位に流すようになる。従って、前記過大な電圧が
入力回路のMOSトランジスタ(図示せず)のゲートに
直接に印加されることはなく、LSIメモリの静電破壊
に対する信頼性が向上する。図4および図5は、図3中
の入力保護用のnpnトランジスタ14の平面パターン
および断面構造の一例を示している。
【0005】ここで、20はp型半導体基板、21はコ
レクタ領域(n+ 不純物領域)、22はエミッタ領域
(n+ 不純物領域)、23はフィールド酸化膜、24は
基板上の絶縁膜、25は前記絶縁膜24に開口されたコ
ンタクトホールを通して前記コレクタ領域21にコンタ
クトしたパッド配線(図3中の入力配線12に相当す
る)、26は上記コレクタ領域21とパッド配線25と
のコンタクト領域(コレクタコンタクト領域)、27は
前記絶縁膜24に開口されたコンタクトホールを通して
前記エミッタ領域22にコンタクトした接地電位配線、
28は上記エミッタ領域22と接地電位配線27とのコ
ンタクト領域(エミッタコンタクト領域)である。な
お、11は入力パッド、13は入力抵抗である。
レクタ領域(n+ 不純物領域)、22はエミッタ領域
(n+ 不純物領域)、23はフィールド酸化膜、24は
基板上の絶縁膜、25は前記絶縁膜24に開口されたコ
ンタクトホールを通して前記コレクタ領域21にコンタ
クトしたパッド配線(図3中の入力配線12に相当す
る)、26は上記コレクタ領域21とパッド配線25と
のコンタクト領域(コレクタコンタクト領域)、27は
前記絶縁膜24に開口されたコンタクトホールを通して
前記エミッタ領域22にコンタクトした接地電位配線、
28は上記エミッタ領域22と接地電位配線27とのコ
ンタクト領域(エミッタコンタクト領域)である。な
お、11は入力パッド、13は入力抵抗である。
【0006】なお、LSIメモリ(大規模集積回路)の
信頼性試験の1つとして静電破壊(ESD)評価試験が
ある。この試験は、帯電した人間がメモリの外部入力端
子に触れた場合をモデルとして、メモリ内部回路の評価
を行う。
信頼性試験の1つとして静電破壊(ESD)評価試験が
ある。この試験は、帯電した人間がメモリの外部入力端
子に触れた場合をモデルとして、メモリ内部回路の評価
を行う。
【0007】図5は、LSIデバイスの静電破壊評価を
行うための試験装置の一例を示す。この装置を用いて製
品レベルのLSIデバイス30の評価試験を行う際、例
えば米国MIL規格では、コンデンサCを100pF、
直流電源電圧Eを±2000V、抵抗Rを1.5KΩと
し、LSIデバイス30のピン(外部端子)のうちいず
れか2つのピン間に上記電圧Eを印加する。
行うための試験装置の一例を示す。この装置を用いて製
品レベルのLSIデバイス30の評価試験を行う際、例
えば米国MIL規格では、コンデンサCを100pF、
直流電源電圧Eを±2000V、抵抗Rを1.5KΩと
し、LSIデバイス30のピン(外部端子)のうちいず
れか2つのピン間に上記電圧Eを印加する。
【0008】ところで、従来のLSIメモリに対して上
記したような静電破壊評価試験を行った際に不良となる
例の1つとして、前記パッド配線25と半導体基板20
との短絡が挙げられる。走査型電子顕微鏡(SEM)に
より観察した結果、上記したような静電破壊不良は、n
pnトランジスタ14のpn接合部に過大な電圧が印加
された時に、pn接合部に非常に高い熱が発生し、この
熱がパッド配線(通常、アルミニウム配線)25の融点
よりも高い場合には、パッド配線25が溶けてpn接合
部を流れる電流の経路に沿って流れ出し、コレクタ領域
21とエミッタ領域22とが短絡することに起因するも
のと考えられる。特に、前記コレクタ領域21のうちで
pn接合部のブレークダウンが生じ易いエッジ部とエミ
ッタコンタクト領域28のエッジ部とが非常に接近して
おり、前記パッド配線25のうちで上記コレクタ領域2
1のエッジ部に接近している部分に電流が集中して熱が
多く発生することが指摘できる。
記したような静電破壊評価試験を行った際に不良となる
例の1つとして、前記パッド配線25と半導体基板20
との短絡が挙げられる。走査型電子顕微鏡(SEM)に
より観察した結果、上記したような静電破壊不良は、n
pnトランジスタ14のpn接合部に過大な電圧が印加
された時に、pn接合部に非常に高い熱が発生し、この
熱がパッド配線(通常、アルミニウム配線)25の融点
よりも高い場合には、パッド配線25が溶けてpn接合
部を流れる電流の経路に沿って流れ出し、コレクタ領域
21とエミッタ領域22とが短絡することに起因するも
のと考えられる。特に、前記コレクタ領域21のうちで
pn接合部のブレークダウンが生じ易いエッジ部とエミ
ッタコンタクト領域28のエッジ部とが非常に接近して
おり、前記パッド配線25のうちで上記コレクタ領域2
1のエッジ部に接近している部分に電流が集中して熱が
多く発生することが指摘できる。
【0009】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路の入力保護回路は、入力端子に過大な電
圧が印加された際、入力保護用のバイポーラトランジス
タのpn接合部でブレークダウンが生じることにより大
きな電流が半導体基板を通して接地電位に流れる時に、
電流が局部的に集中して発生する熱によって入力配線が
溶けて流れ出すことにより入力配線と半導体基板とが短
絡し、静電破壊評価試験で不良が発生する場合があると
いう問題があった。
半導体集積回路の入力保護回路は、入力端子に過大な電
圧が印加された際、入力保護用のバイポーラトランジス
タのpn接合部でブレークダウンが生じることにより大
きな電流が半導体基板を通して接地電位に流れる時に、
電流が局部的に集中して発生する熱によって入力配線が
溶けて流れ出すことにより入力配線と半導体基板とが短
絡し、静電破壊評価試験で不良が発生する場合があると
いう問題があった。
【0010】本発明は上記の問題点を解決すべくなされ
たもので、入力端子に過大な電圧が印加された際、入力
保護用のバイポーラトランジスタのpn接合部でブレー
クダウンが生じることにより大きな電流が半導体基板を
通して接地電位に流れる時に、電流が局部的に集中する
ことを抑制し、この電流により発生する熱により入力配
線と半導体基板とが短絡することを防止し、静電破壊評
価試験で発生する不良を低減し得る半導体集積回路の入
力保護回路を提供することを目的とする。
たもので、入力端子に過大な電圧が印加された際、入力
保護用のバイポーラトランジスタのpn接合部でブレー
クダウンが生じることにより大きな電流が半導体基板を
通して接地電位に流れる時に、電流が局部的に集中する
ことを抑制し、この電流により発生する熱により入力配
線と半導体基板とが短絡することを防止し、静電破壊評
価試験で発生する不良を低減し得る半導体集積回路の入
力保護回路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明の半導体集積回路
の入力保護回路は、第1導電型の半導体基板の表層部に
選択的に形成された第2導電型の第1の不純物領域およ
び第2の不純物領域を有し、上記第1の不純物領域が半
導体集積回路の入力端子と入力回路とを接続する入力配
線に接続され、上記第2の不純物領域が接地電位配線に
接続され、半導体基板がベース領域となる入力保護用の
寄生バイポーラトランジスタと、前記入力配線が前記第
1の不純物領域にコンタクトした第1のコンタクト領域
と、この第1のコンタクト領域に平行に形成され、前記
接地電位接続用配線が前記第2の不純物領域にコンタク
トした第2のコンタクト領域とを具備し、前記第1の不
純物領域が第2の不純物領域よりも長く形成されると共
に第1の不純物領域の長さ方向の両端部が前記第2の不
純物領域の長さ方向の両端部よりも突出するように形成
されている、または、前記第2のコンタクト領域が第1
のコンタクト領域よりも長く形成されると共に第1のコ
ンタクト領域の長さ方向の一端と前記第1の不純物領域
の長さ方向の一端との間隔が上記第1のコンタクト領域
の幅方向の一端と上記第1の不純物領域の幅方向の一端
との間隔よりも長く設定されていることを特徴とする。
の入力保護回路は、第1導電型の半導体基板の表層部に
選択的に形成された第2導電型の第1の不純物領域およ
び第2の不純物領域を有し、上記第1の不純物領域が半
導体集積回路の入力端子と入力回路とを接続する入力配
線に接続され、上記第2の不純物領域が接地電位配線に
接続され、半導体基板がベース領域となる入力保護用の
寄生バイポーラトランジスタと、前記入力配線が前記第
1の不純物領域にコンタクトした第1のコンタクト領域
と、この第1のコンタクト領域に平行に形成され、前記
接地電位接続用配線が前記第2の不純物領域にコンタク
トした第2のコンタクト領域とを具備し、前記第1の不
純物領域が第2の不純物領域よりも長く形成されると共
に第1の不純物領域の長さ方向の両端部が前記第2の不
純物領域の長さ方向の両端部よりも突出するように形成
されている、または、前記第2のコンタクト領域が第1
のコンタクト領域よりも長く形成されると共に第1のコ
ンタクト領域の長さ方向の一端と前記第1の不純物領域
の長さ方向の一端との間隔が上記第1のコンタクト領域
の幅方向の一端と上記第1の不純物領域の幅方向の一端
との間隔よりも長く設定されていることを特徴とする。
【0012】
【作用】第1の不純物領域の長さ方向の両端部が第2の
不純物領域の長さ方向の両端部よりも突出するように形
成されており、第1のコンタクト領域のエッジ部と第2
のコンタクト領域のエッジ部とが近接しない構造になっ
ている。従って、入力端子に過大な電圧が印加された
際、入力保護用トランジスタのpn接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流が第1の不純物領域と第
2の不純物領域との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線が溶けて
半導体基板と短絡することを防止し、静電破壊評価試験
で発生する不良を低減することが可能になっている。
不純物領域の長さ方向の両端部よりも突出するように形
成されており、第1のコンタクト領域のエッジ部と第2
のコンタクト領域のエッジ部とが近接しない構造になっ
ている。従って、入力端子に過大な電圧が印加された
際、入力保護用トランジスタのpn接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流が第1の不純物領域と第
2の不純物領域との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線が溶けて
半導体基板と短絡することを防止し、静電破壊評価試験
で発生する不良を低減することが可能になっている。
【0013】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係るLSI
メモリの入力保護回路で使用されている入力保護用のn
pnトランジスタの平面パターンの一例を示している。
に説明する。図1は、本発明の第1実施例に係るLSI
メモリの入力保護回路で使用されている入力保護用のn
pnトランジスタの平面パターンの一例を示している。
【0014】なお、本実施例の入力保護回路の回路構成
は、例えば図3を参照して前述したようなものであり、
この入力保護回路で使用される入力保護用のnpnトラ
ンジスタの断面構造は、例えば図5を参照して前述した
ようなものであり、この入力保護用のnpnトランジス
タの平面パターンは以下に述べるように形成されてい
る。
は、例えば図3を参照して前述したようなものであり、
この入力保護回路で使用される入力保護用のnpnトラ
ンジスタの断面構造は、例えば図5を参照して前述した
ようなものであり、この入力保護用のnpnトランジス
タの平面パターンは以下に述べるように形成されてい
る。
【0015】図1において、11は入力パッド、12は
入力配線(通常、アルミニウム配線)、13は入力抵
抗、30は入力保護用のnpnトランジスタが形成され
ている領域である。31および32は第1導電型(本例
ではp型)の半導体基板の表層部に選択的に形成された
第2導電型(本例ではn+ 型)の第1の不純物領域およ
び第2の不純物領域であり、上記第1の不純物領域31
をコレクタ領域、第2の不純物領域32をエミッタ領域
とし、半導体基板がベース領域となる入力保護用の寄生
npnトランジスタが形成されている。上記コレクタ領
域31とエミッタ領域32との間には、半導体基板の表
層部に選択的に形成された素子分離用のフィールド酸化
膜が設けられている。上記コレクタ領域31は前記入力
パッド11と入力回路(図示せず)とを接続する入力配
線12に接続され、上記エミッタ領域32は接地電位配
線33に接続されている。34は前記入力配線12が半
導体基板上の絶縁膜に開口されたコンタクトホールを通
して前記コレクタ領域31にコンタクトした第1のコン
タクト領域(コレクタコンタクト領域)、35は上記コ
レクタコンタクト領域34に平行に形成され、前記接地
電位配線33が半導体基板上の絶縁膜に開口されたコン
タクトホールを通して前記エミッタ領域32にコンタク
トした第2のコンタクト領域(エミッタコンタクト領
域)である。
入力配線(通常、アルミニウム配線)、13は入力抵
抗、30は入力保護用のnpnトランジスタが形成され
ている領域である。31および32は第1導電型(本例
ではp型)の半導体基板の表層部に選択的に形成された
第2導電型(本例ではn+ 型)の第1の不純物領域およ
び第2の不純物領域であり、上記第1の不純物領域31
をコレクタ領域、第2の不純物領域32をエミッタ領域
とし、半導体基板がベース領域となる入力保護用の寄生
npnトランジスタが形成されている。上記コレクタ領
域31とエミッタ領域32との間には、半導体基板の表
層部に選択的に形成された素子分離用のフィールド酸化
膜が設けられている。上記コレクタ領域31は前記入力
パッド11と入力回路(図示せず)とを接続する入力配
線12に接続され、上記エミッタ領域32は接地電位配
線33に接続されている。34は前記入力配線12が半
導体基板上の絶縁膜に開口されたコンタクトホールを通
して前記コレクタ領域31にコンタクトした第1のコン
タクト領域(コレクタコンタクト領域)、35は上記コ
レクタコンタクト領域34に平行に形成され、前記接地
電位配線33が半導体基板上の絶縁膜に開口されたコン
タクトホールを通して前記エミッタ領域32にコンタク
トした第2のコンタクト領域(エミッタコンタクト領
域)である。
【0016】そして、本例では、前記コレクタ領域31
の長さL1がエミッタ領域32の長さL2よりも長く形
成されており、コレクタ領域31の長さ方向の両端部が
エミッタ領域32の長さ方向の両端部よりも突出するよ
うに形成されており、コレクタコンタクト領域34のエ
ッジ部とエミッタコンタクト領域35のエッジ部とが近
接しない構造になっている。
の長さL1がエミッタ領域32の長さL2よりも長く形
成されており、コレクタ領域31の長さ方向の両端部が
エミッタ領域32の長さ方向の両端部よりも突出するよ
うに形成されており、コレクタコンタクト領域34のエ
ッジ部とエミッタコンタクト領域35のエッジ部とが近
接しない構造になっている。
【0017】上記第1実施例によれば、コレクタ領域3
1の長さ方向の両端部がエミッタ領域32の長さ方向の
両端部よりも突出するように形成されており、コレクタ
コンタクト領域34のエッジ部とエミッタコンタクト領
域35のエッジ部とが近接しない構造になっているの
で、入力パッド11に過大な電圧が印加された際、入力
保護用のnpnトランジスタのpn接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流がコレクタ領域31とエ
ミッタ領域32との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線11が溶
けて半導体基板と短絡することを防止し、静電破壊評価
試験で発生する不良を低減することが可能になってい
る。図2は、本発明の第2実施例に係るLSIメモリの
入力保護回路で使用されている入力保護用のnpnトラ
ンジスタの平面パターンの一例を示している。
1の長さ方向の両端部がエミッタ領域32の長さ方向の
両端部よりも突出するように形成されており、コレクタ
コンタクト領域34のエッジ部とエミッタコンタクト領
域35のエッジ部とが近接しない構造になっているの
で、入力パッド11に過大な電圧が印加された際、入力
保護用のnpnトランジスタのpn接合部でブレークダ
ウンが生じることにより大きな電流が半導体基板を通し
て接地電位に流れる時に、電流がコレクタ領域31とエ
ミッタ領域32との間の基板領域を平均的に流れるよう
になる。つまり、電流が局部的に集中することを抑制
し、この電流により発生する熱により入力配線11が溶
けて半導体基板と短絡することを防止し、静電破壊評価
試験で発生する不良を低減することが可能になってい
る。図2は、本発明の第2実施例に係るLSIメモリの
入力保護回路で使用されている入力保護用のnpnトラ
ンジスタの平面パターンの一例を示している。
【0018】この第2実施例では、前記第1実施例と比
べて、エミッタコンタクト領域35の長さL3がコレク
タコンタクト領域34の長さL4よりも長く形成される
と共にコレクタコンタクト領域34の長さ方向の一端と
コレクタ領域31の長さ方向の一端との間隔d2が上記
コレクタコンタクト領域34の幅方向の一端と上記コレ
クタ領域31の幅方向の一端との間隔d1よりも長く設
定されている(例えばd2=2×d1)。
べて、エミッタコンタクト領域35の長さL3がコレク
タコンタクト領域34の長さL4よりも長く形成される
と共にコレクタコンタクト領域34の長さ方向の一端と
コレクタ領域31の長さ方向の一端との間隔d2が上記
コレクタコンタクト領域34の幅方向の一端と上記コレ
クタ領域31の幅方向の一端との間隔d1よりも長く設
定されている(例えばd2=2×d1)。
【0019】上記第2実施例においても、前記第1実施
例と同様に、入力パッド11に過大な電圧が印加された
際、入力保護用のnpnトランジスタのpn接合部でブ
レークダウンが生じることにより大きな電流が半導体基
板を通して接地電位に流れる時に、電流が局部的に集中
することを抑制し、この電流により発生する熱により入
力配線11が溶けて半導体基板と短絡することを防止
し、静電破壊評価試験で発生する不良を低減することが
可能になっている。
例と同様に、入力パッド11に過大な電圧が印加された
際、入力保護用のnpnトランジスタのpn接合部でブ
レークダウンが生じることにより大きな電流が半導体基
板を通して接地電位に流れる時に、電流が局部的に集中
することを抑制し、この電流により発生する熱により入
力配線11が溶けて半導体基板と短絡することを防止
し、静電破壊評価試験で発生する不良を低減することが
可能になっている。
【0020】
【発明の効果】上述したように本発明によれば、入力端
子に過大な電圧が印加された際、入力保護用のバイポー
ラトランジスタのpn接合部でブレークダウンが生じる
ことにより大きな電流が半導体基板を通して接地電位に
流れる時に、電流が局部的に集中することを抑制し、こ
の電流により発生する熱により入力配線と半導体基板と
が短絡することを防止し、静電破壊評価試験で発生する
不良を低減し得る半導体集積回路の入力保護回路を実現
することができる。
子に過大な電圧が印加された際、入力保護用のバイポー
ラトランジスタのpn接合部でブレークダウンが生じる
ことにより大きな電流が半導体基板を通して接地電位に
流れる時に、電流が局部的に集中することを抑制し、こ
の電流により発生する熱により入力配線と半導体基板と
が短絡することを防止し、静電破壊評価試験で発生する
不良を低減し得る半導体集積回路の入力保護回路を実現
することができる。
【図1】本発明の第1実施例に係るLSIメモリの入力
保護回路で使用されている入力保護用のnpnトランジ
スタの平面パターンの一例を示す図。
保護回路で使用されている入力保護用のnpnトランジ
スタの平面パターンの一例を示す図。
【図2】本発明の第2実施例に係るLSIメモリの入力
保護回路で使用されている入力保護用のnpnトランジ
スタの平面パターンの一例を示す図。
保護回路で使用されている入力保護用のnpnトランジ
スタの平面パターンの一例を示す図。
【図3】従来のLSIメモリに設けられている入力保護
回路の一例を示す回路図。
回路の一例を示す回路図。
【図4】図3中の入力保護用のnpnトランジスタの平
面パターンの一例を示す図。
面パターンの一例を示す図。
【図5】図3中の入力保護用のnpnトランジスタの断
面構造の一例を示す図。
面構造の一例を示す図。
【図6】LSIデバイスの静電破壊評価を行うための試
験装置の一例を示す図。
験装置の一例を示す図。
11…入力パッド、12…入力配線、30…npnトラ
ンジスタ形成領域、31…コレクタ領域、32…エミッ
タ領域、33…接地電位配線、34…コレクタコンタク
ト領域、35…エミッタコンタクト領域。
ンジスタ形成領域、31…コレクタ領域、32…エミッ
タ領域、33…接地電位配線、34…コレクタコンタク
ト領域、35…エミッタコンタクト領域。
フロントページの続き (56)参考文献 特開 平3−184369(JP,A) 特開 平4−22163(JP,A) 特開 平2−81468(JP,A) 特開 平2−297967(JP,A) 特開 平2−177358(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項1】 第1導電型の半導体基板の表層部に選択
的に形成された第2導電型の第1の不純物領域および第
2の不純物領域を有し、上記第1の不純物領域が半導体
集積回路の入力端子と入力回路とを接続する入力配線に
接続され、上記第2の不純物領域が接地電位配線に接続
され、半導体基板がベース領域となる入力保護用の寄生
バイポートランジスタと、 前記入力配線が前記第1の不純物領域にコンタクトした
第1のコンタクト領域と、 この第1のコンタクト領域に平行に形成され、前記接地
電位配線が前記第2の不純物領域にコンタクトした第2
のコンタクト領域とを具備し、前記第1の不純物領域が
第2の不純物領域よりも長く形成されると共に第1の不
純物領域の長さ方向の両端部が前記第2の不純物領域の
長さ方向の両端部よりも突出するように形成されている
ことを特徴とする半導体集積回路の入力保護回路。 - 【請求項2】 第1導電型の半導体基板の表層部に選択
的に形成された第2導電型の第1の不純物領域および第
2の不純物領域を有し、上記第1の不純物領域が半導体
集積回路の入力端子と入力回路とを接続する入力配線に
接続され、上記第2の不純物領域が接地電位配線に接続
され、半導体基板がベース領域となる入力保護用の寄生
バイポートランジスタと、 前記入力配線が前記第1の不純物領域にコンタクトした
第1のコンタクト領域と、 この第1のコンタクト領域に平行に形成され、前記接地
電位接続用配線が前記第2の不純物領域にコンタクトし
た第2のコンタクト領域とを具備し、前記第2のコンタ
クト領域が第1のコンタクト領域よりも長く形成される
と共に第1のコンタクト領域の長さ方向の一端と前記第
1の不純物領域の長さ方向の一端との間隔が上記第1の
コンタクト領域の幅方向の一端と上記第1の不純物領域
の幅方向の一端との間隔よりも長く設定されていること
を特徴とする半導体集積回路の入力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04064958A JP3135666B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体集積回路の入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04064958A JP3135666B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体集積回路の入力保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05267579A JPH05267579A (ja) | 1993-10-15 |
JP3135666B2 true JP3135666B2 (ja) | 2001-02-19 |
Family
ID=13273069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04064958A Expired - Fee Related JP3135666B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体集積回路の入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3135666B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6414341B1 (en) | 1998-09-25 | 2002-07-02 | Nec Corporation | Input/output protective device |
-
1992
- 1992-03-23 JP JP04064958A patent/JP3135666B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05267579A (ja) | 1993-10-15 |
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