JP2914292B2 - 半導体装置 - Google Patents

半導体装置

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JP2914292B2 JP8103037A JP10303796A JP2914292B2 JP 2914292 B2 JP2914292 B2 JP 2914292B2 JP 8103037 A JP8103037 A JP 8103037A JP 10303796 A JP10303796 A JP 10303796A JP 2914292 B2 JP2914292 B2 JP 2914292B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、絶縁ゲート電界効果トランジスタ（以下Ｍ
ＯＳトランジスタと称す）を用いたトランスファーゲー
トに関する。
【０００２】
【従来の技術】図８は、従来の半導体装置の一構成例を
示す回路図である。
【０００３】本従来例は図８に示すように、入力パッド
から出力パッドへアナログ信号を伝達するアナログスイ
ッチ１３０と、アナログスイッチ１３０を保護するため
の保護回路２０とから構成されており、アナログ信号９
から入力される信号がアナログスイッチ１３０及び保護
回路２０を介してボンディングパッド１に伝達された
り、ボンディングパッド１から入力される信号が保護回
路２０及びアナログスイッチ１３０を介してアナログ信
号９に伝達されたりする。なお、アナログスイッチ１３
０には、インバータ６ａ，６ｂによりそれぞれのゲート
端子に逆相の制御信号１０が入力されるＰ型トランスフ
ァーゲート４及びＮ型トランスファーゲート５が並列に
設けられており、保護回路２０には、ソース端子及びゲ
ート端子が電源電位７に接続され、ドレイン端子がボン
ディングパッド１に接続されたＰ型保護トランジスタ２
と、ソース端子及びゲート端子がグランド電位に接続さ
れ、ドレイン端子がボンディングパッド１に接続された
Ｎ型保護トランジスタ３とが設けられている。
【０００４】図９は、図８に示したアナログスイッチ１
３０のレイアウト例を示す図である。
【０００５】また、図１０は、図９に示したアナログス
イッチ１３０の断面図であり、（ａ）はＣ−Ｃ’断面
図、（ｂ）はＤ−Ｄ’断面図である。
【０００６】図９に示すように、ボンディングパッド１
は、第２層金属配線１０１−１及び第１層金属配線１０
２−１，１０２−４を介してＮ型トランスファーゲート
４のＮ型拡散層１０４−１，１０４−３及びＰ型トラン
スファーゲート５のＰ型拡散層１０３−２，１０３−４
にそれぞれ接続されることによってアナログスイッチ１
３０と接続されている。
【０００７】ここで、Ｎ型トランスファーゲート５の内
部側のＮ型拡散層１０４−２とＰ型トランスファーゲー
ト４の内部側のＰ型拡散層１０３−３は、第１層金属配
線１０２−７を介して内部回路へ接続されている。
【０００８】また、ラッチアップ防止のため、Ｎ型トラ
ンスファーゲート５はグランド電位（Ｖss）８に接続さ
れたＰ型拡散層１０３−１で、Ｐ型トランスファーゲー
ト４は電源電位（Ｖdd）７に接続されたＮ型拡散層１０
４−４でそれぞれ囲まれている。
【０００９】以下に、上記のように構成されたアナログ
スイッチの動作について説明する。
【００１０】制御信号１０がローレベルの場合は、Ｐ型
トランスファーゲート４とＮ型トランスファーゲート５
は共に非導通状態となり、チップの外部と内部とは電気
的に遮断される。
【００１１】制御信号１０がハイレベルの場合は、Ｐ型
トランスファーゲート４とＮ型トランスファーゲート５
は共に導通状態となり、グランド電位８から電源電位７
の間の任意の電位の信号が、外部のボンディングパッド
１から内部のアナログ信号９へ、または、内部のアナロ
グ信号９から外部のボンディングパッド１へ伝達され
る。
【００１２】次に、外部から静電気等の過大電圧が印加
された場合に生じるアナログスイッチ１３０を構成する
トランジスタの破壊が、保護回路２０によって防止され
る動作について説明する。
【００１３】外部からグランドに対して正の過大電圧が
印加されると、まず、Ｎ型保護トランジスタ３のドレイ
ン端子のゲート端子側のＮ型拡散層がブレイクダウン
し、Ｐ型ウェルに電流が流れ込む。その際のブレイクダ
ウン電圧をＢＶＤＳと称す。
【００１４】次に、Ｐ型ウェルに流れ込んだ電流による
電圧降下によってソース端子のＮ型拡散層とＰ型ウェル
で形成されるダイオードとが順バイアスされ、ドレイン
端子−Ｐ型ウェル−ソース端子で形成される寄生ＮＰＮ
型バイポーラトランジスタが動作状態となり（以下、ス
ナップバック動作と称す）、外部から入ってくる過大電
流がグランドに逃がされる。
【００１５】スナップバック動作状態になると、Ｎ型保
護トランジスタ３のドレイン端子の電位は、Ｎ型トラン
スファーゲート５のボンディングパッド１に接続された
Ｎ型拡散層のブレイクダウン電圧より低い値にクランプ
され、アナログスイッチ１３０の破壊が防止される。
【００１６】また、外部からグランドに対して負の過大
電圧が印加された場合は、Ｎ型保護トランジスタ３のド
レイン拡散層が順バイアスとなり、電流がＰ型ウェル経
由でグランドに逃がされることによりアナログスイッチ
１３０の破壊が防止される。
【００１７】また、外部から電源に対して正の過大電圧
が印加された場合は、Ｐ型保護トランジスタ２のドレイ
ン拡散層が順バイアスとなり、電流がＮ型ウェル経由で
電源に逃がされることによりアナログスイッチ１３０の
破壊が防止される。
【００１８】また、外部から電源に対して負の過大電圧
が印加された場合は、Ｐ型保護トランジスタ２のドレイ
ン端子のゲート端子側のＰ型拡散層がブレイクダウン
し、Ｎ型ウェルに電流が流れ込む。
【００１９】次に、Ｎ型ウェルに流れ込んだ電流による
電圧降下によってソース端子のＰ型拡散層とＮ型ウェル
で形成されるダイオードが順バイアスされ、ドレイン端
子−Ｎ型ウェル−ソース端子で形成される寄生ＰＮＰ型
バイポーラトランジスタがスナップバック動作状態とな
り、外部から入ってくる過大電流が電源に逃がされる。
【００２０】スナップバック動作状態になると、Ｐ型保
護トランジスタ２とドレイン端子の電位は、Ｐ型トラン
スファーゲート４のボンディングパッド１に接続された
Ｐ型拡散層のブレイクダウン電圧より低い値にクランプ
され、アナログスイッチの破壊が防止される。
【００２１】図１１は、従来の半導体装置の他の構成例
を示す回路図である。
【００２２】本従来例は図１１に示すように、入力パッ
ドから出力パッドへアナログ信号を伝達するＮＯＲ型出
力回路１４０と、ＮＯＲ型出力回路１４０を保護するた
めの保護回路２０とから構成されており、データ信号１
８から入力される信号がＮＯＲ型出力回路１４０及び保
護回路２０を介してボンディングパッド１に伝達された
り、ボンディングパッド１から入力される信号が保護回
路２０及びＮＯＲ型出力回路１４０を介してデータ信号
１８に伝達されたりする。なお、ＮＯＲ型出力回路１４
０には、制御信号１７に接続されたＰ型トランジスタ１
３及びＮ型トランジスタ１６と、データ信号１８に接続
されたＰ型トランジスタ１４及びＮ型トランジスタ１５
とが設けられており、保護回路２０には、ソース端子及
びゲート端子が電源電位７に接続され、ドレイン端子が
ボンディングパッド１に接続されたＰ型保護トランジス
タ２と、ソース端子及びゲート端子がグランド電位に接
続され、ドレイン端子がボンディングパッド１に接続さ
れたＮ型保護トランジスタ３とが設けられている。
【００２３】図１２は、図１１に示したアナログスイッ
チ１３０のレイアウト例を示す図である。
【００２４】図１２に示すように、縦積みＰ型トランジ
スタのドレイン部のＰ型拡散層１０３−４が、第１層金
属配線１０２−１，第１層金属配線−第２層金属配線間
コンタクトＣ２及び第２層金属配線１０１−１を介して
パッドに接続されており、図９に示した半導体装置と同
様に、拡散層に角があるため外部からの過大電圧に対し
て過大電流が角に集中的に流れ、拡散層が破壊される。
【００２５】
【発明が解決しようとする課題】以下に、グランドに対
して正の過大電圧が印加された場合について、Ｎ型トラ
ンスファーゲート５を含めて詳しく説明する。
【００２６】Ｎ型保護トランジスタ３のドレイン端子と
Ｎ型トランスファーゲート５のＮ型拡散層とは、低抵抗
の金属配線で接続されているため、ほぼ同電位となる。
【００２７】また、Ｎ型トランスファーゲート５のＮ型
拡散層は、フィールド酸化膜端でブレイクダウンを起こ
す。その際のブレイクダウン電圧をＢＶＪと称す。
【００２８】ここで、ＢＶＪはアナログスイッチのレイ
アウトに依存する。
【００２９】図１３は、図９に示した半導体装置のブレ
イクダウン電圧を示す図である。
【００３０】図１３において、ＢＶＪ１は、図９に示し
たＮ型拡散層１０４−２のようにある辺の拡散層端が他
の辺の拡散層端と交わらない場合のブレイクダウン電圧
であり、ＢＶＪ２は、Ｎ型拡散層１０４−１，１０４−
３のようにある辺の拡散層端が他の辺の拡散層端と交わ
る場合のブレイクダウン電圧であり、ＢＶＤＳは、Ｎ型
保護トランジスタ３のブレイクダウン電圧である。
【００３１】Ｎ型拡散層１０４−１，１０４−３は、拡
散層の角に電界が集中するために拡散層エッジより先に
ブレイクダウンを起こし、それにより、ＢＶＪ２は拡散
層に角がない場合のＢＶＪ１より低くなる。
【００３２】図１３に示すように、Ｎ型トランスファー
ゲートのＮ型拡散層のＢＶＪ２がＮ型保護トランジスタ
のＢＶＤＳより低い場合、外部から過大電圧が印加され
ると、Ｎ型保護トランジスタが保護トランジスタとして
機能する前にＮ型トランスファーゲートのＮ型拡散層の
角がブレイクダウンを起こし、電流が拡散層の角という
狭い領域に集中するために拡散層が破壊されてしまう。
【００３３】以上は、グランドに対して正の過大電圧が
印加された場合について説明したが、電源に対して負の
過大電圧が印加された場合は、上記の説明のＮ型トラン
スファーゲート５のＮ型拡散層をＰ型トランスファーゲ
ート４のＰ型拡散層に、Ｎ型保護トランジスタ３をＰ型
保護トランジスタ２にそれぞれ置き換えることによっ
て、過大電圧によりＰ型トランスファーゲート４のＰ型
拡散層が破壊されることがわかる。
【００３４】上述したように、従来の半導体装置におい
ては、外部から過大電圧が印加された場合に、保護トラ
ンジスタのブレイクダウンよりも低い電圧において装置
が破壊される虞れがあるという問題点があった。
【００３５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、外部からの
印加される過大電圧に対して高い保護能力を有する半導
体装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、信号の入出力が行われるための複数のパッ
ドと、 Ｐ型及びＮ型のトランスファゲートを具備し、前
記パッド間あるいは前記パッドと内部アナログ回路との
間において信号を伝達するアナログスイッチと、 該アナ
ログスイッチを保護するためのＰ型及びＮ型の保護用ト
ランジスタを具備する保護回路とを有してなる半導体装
置において、 前記アナログスイッチは、前記Ｎ型のトラ
ンスファゲートの拡散層の反対側に設けられ、前記拡散
層をドレインとして共有するＮ型のダミートランジスタ
を有し、 前記Ｎ型のダミートランジスタのゲート及びソ
ースは、グランド電位に接続されていることを特徴とす
る。
【００３７】また、信号の入出力が行われるための複数
のパッドと、 Ｐ型及びＮ型のトランスファゲートを具備
し、前記パッド間あるいは前記パッドと内部アナログ回
路との間において信号を伝達するアナログスイッチと、
該アナログスイッチを保護するためのＰ型及びＮ型の保
護用トランジスタを具備する保護回路とを有してなる半
導体装置において、 前記アナログスイッチは、前記Ｐ型
のトランスファゲートの拡散層の反対側に設けられ、前
記拡散層をドレインとして共有するＰ型のダミートラン
ジスタを有し、 前記Ｐ型のダミートランジスタのゲート
及びソースは、電源電位に接続されていることを特徴と
する。
【００３８】上記のいずれにおいても、前記ダミートラ
ンジスタは、前記保護用トランジスタと同じ構造であっ
てもよい。
【００３９】また、信号の入出力が行われるための複数
のパッドと、 電源電位と前記パッドとの間に直列に接続
された２個以上のＰ型のトランジスタを具備する出力回
路と、 該出力回路を保護するためのＰ型及びＮ型の保護
用トランジスタを具備する保護回路とを有してなる半導
体装置において、 前記出力回路は、前記Ｐ型のトランジ
スタのゲートで区切られた拡散層端が前記パッドに接続
される箇所に、前記Ｐ型のトランジスタの前記拡散層を
ドレインとして共有するＰ型のダミートランジスタを有
し、 前記Ｐ型のダミートランジスタのゲート及びソース
は、電源電位に接続されていることを特徴とする。
【００４０】この場合、前記出力回路は、ＮＯＲ型出力
回路であってもよい。
【００４１】また、信号の入出力が行われるための複数
のパッドと、 グランド電位と前記パッドとの間に直列に
接続された２個以上のＮ型のトランジスタを具備する出
力回路と、 該出力回路を保護するためのＰ型及びＮ型の
保護用トランジスタを具備する保護回路とを有してなる
半導体装置において、 前記出力回路は、前記Ｎ型のトラ
ンジスタのゲートで区切られた拡散層端が前記パッドに
接続される箇所に、前記Ｎ型のトランジスタの前記拡散
層をドレインとして共有するＮ型のダミートランジスタ
を有し、 前記Ｎ型のダミートランジスタのゲート及びソ
ースは、グランド電位に接続されていることを特徴とす
る。
【００４２】この場合、前記出力回路は、ＮＡＮＤ型出
力回路であってもよい。
【００４３】
【００４４】（作用）上記のように構成された本発明に
おいては、パッドを介して半導体装置に静電気等の過大
電圧が印加された場合、ダミートランジスタによって過
大電流が電源あるいはグランドに逃されて保護用トラン
ジスタのブレイクダウン電圧よりも低い電圧においてブ
レイクダウンが発生することを防止することができ、Ｍ
ＯＳトランジスタの破壊が防止される。
【００４５】
【発明の実施の形態】以下に、本発明の半導体装置の実
施の形態について図面を参照して説明する。
【００４６】（第１の実施の形態）図１は、本発明の半
導体装置の第１の実施の形態を示す回路図である。
【００４７】本形態は図１に示すように、信号の入出力
が行われるためのボンディングパッド１と、ボンディン
グパッド１と他のパッド（不図示）との間、あるいはボ
ンディングパッド１と内部アナログ回路（不図示）との
間においてアナログ信号を伝達するアナログスイッチ３
０と、アナログスイッチ３０を保護するための保護回路
２０とから構成されており、アナログ信号９から入力さ
れる信号がアナログスイッチ３０及び保護回路２０を介
してボンディングパッド１に伝達されたり、ボンディン
グパッド１から入力される信号が保護回路２０及びアナ
ログスイッチ３０を介してアナログ信号９に伝達された
りする。なお、アナログスイッチ３０には、インバータ
６ａ，６ｂによりそれぞれのゲート端子に逆相の制御信
号１０が入力されるＰ型のＭＯＳトランジスタであるＰ
型トランスファーゲート４及びＮ型のＭＯＳトランジス
タであるＮ型トランスファーゲート５と、ドレイン端子
がＰ型トランスファーゲート４の外部側のＰ型拡散層に
接続され、ゲート端子及びソース端子が電源電位に接続
されたＰ型ダミートランジスタ１１と、ドレイン端子が
Ｎ型トランスファーゲート５の外部側のＮ型拡散層に接
続され、ゲート端子及びソース端子がグランド電位に接
続されたＮ型ダミートランジスタ１２とが設けられてお
り、保護回路２０には、ソース端子及びゲート端子が電
源電位７に接続され、ドレイン端子がボンディングパッ
ド１に接続されたＰ型の保護用トランジスタであるＰ型
保護トランジスタ２と、ソース端子及びゲート端子がグ
ランド電位に接続され、ドレイン端子がボンディングパ
ッド１に接続されたＮ型の保護用トランジスタであるＮ
型保護トランジスタ３とが設けられている。
【００４８】図２は、図１に示したアナログスイッチ３
０のレイアウト例を示す図である。
【００４９】また、図３は、図２に示したアナログスイ
ッチ３０の断面図であり、（ａ）はＡ−Ａ’断面図、
（ｂ）はＢ−Ｂ’断面図である。
【００５０】また、図４は、図１に示した保護回路２０
のレイアウト例を示す図である。
【００５１】図２に示すように、ボンディングパッド１
は、第２層金属配線１０１−１及び第１層金属配線１０
２−１，１０２−４を介してＮ型トランスファーゲート
４のＮ型拡散層１０４−１，１０４−３及びＰ型トラン
スファーゲート５のＰ型拡散層１０３−２，１０３−４
にそれぞれ接続されることによってアナログスイッチ１
３０と接続されている。
【００５２】ここで、Ｎ型トランスファーゲート４の内
部側のＮ型拡散層１０４−２とＰ型トランスファーゲー
ト５の内部側のＰ型拡散層１０３−３は、第１層金属配
線１０２−７を介して内部回路へ接続されている。
【００５３】また、Ｎ型トランスファーゲート５のＮ型
拡散層１０４−１についてＮ型拡散層１０４−１の内部
に接続されたＮ型拡散層１０４−２とは反対側には、Ｎ
型拡散層１０４−１をドレインとして共有し、第１層金
属配線１０２−３を介してグランド電位に接続されたゲ
ート電極１０５−３とＮ型拡散層１０４−６とをそれぞ
れゲートとソースとするＮ型ダミートランジスタがレイ
アウトされている。
【００５４】同様に、Ｎ型トランスファーゲート５のＮ
型拡散層１０４−３についてＮ型拡散層１０４−３の内
部に接続されたＮ型拡散層１０４−２とは反対側には、
Ｎ型拡散層１０４−３をドレインとして共有し、第１層
金属配線１０２−２を介してグランド電位に接続された
ゲート電極１０５−４とＮ型拡散層１０４−７とをそれ
ぞれゲートとソースとするＮ型ダミートランジスタがレ
イアウトされている。
【００５５】ここで、Ｎ型ダミートランジスタのドレイ
ンにあたるＮ型拡散層１０４−１，１０４−３の構造に
ついては、図４に示すＮ型保護トランジスタのドレイン
にあたるＮ型拡散層１０４−１，１０４−３と同じであ
る。
【００５６】また、Ｐ型トランスファーゲート４のＰ型
拡散層１０３−２についてＰ型拡散層１０３−２の内部
に接続されたＰ型拡散層１０３−３とは反対側には、Ｐ
型拡散層１０３−２をドレインとして共有し、第１層金
属配線１０２−５を介して電源電位に接続されたゲート
電極１０６−３とＰ型拡散層１０３−６とをそれぞれゲ
ートとソースとするＰ型ダミートランジスタがレイアウ
トされている。
【００５７】同様に、Ｐ型トランスファーゲート４のＰ
型拡散層１０３−４についてＰ型拡散層１０３−４の内
部に接続されたＰ型拡散層１０３−３とは反対側には、
Ｐ型拡散層１０３−４をドレインとして共有し、第１層
金属配線１０２−６を介して電源電位に接続されたゲー
ト電極１０６−４とＰ型拡散層１０３−７とをゲートと
ソースとするＰ型ダミートランジスタがレイアウトされ
ている。
【００５８】ここで、Ｐ型ダミートランジスタのドレイ
ンにあたるＰ型拡散層１０３−２，１０３−４の構造に
ついては、図４に示すＰ型保護トランジスタのドレイン
にあたるＰ型拡散層１０３−２，１０３−４と同じであ
る。
【００５９】さらに、ラッチアップ防止のため、Ｎ型ト
ランスファーゲート５はグランド電位（Ｖss）８に接続
されたＰ型拡散層１０３−１で、Ｐ型トランスファーゲ
ート４は電源電位（Ｖdd）７に接続されたＮ型拡散層１
０４−４でそれぞれ囲まれている。
【００６０】図５は、図１に示したアナログスイッチが
チップ中に配置された状態を示す図である。
【００６１】図５に示すように、アナログスイッチ３０
は保護回路２０と同様にガードリング２１０によって内
部領域２２０と区切られたバッファ領域２００に配置さ
れる。
【００６２】次に、本発明の上記のように構成された半
導体装置においてアナログスイッチに外部から過大電圧
が印加された場合の動作について説明する。
【００６３】グランドに対して正の過大電圧が印加され
た場合、Ｎ型トランスファーゲート５の外部に接続され
たＮ型拡散層１０４−１，１０４−３は、Ｎ型保護トラ
ンジスタ３のドレインと同じ構造をしているため、Ｎ型
保護トランジスタ３のドレインのＢＶＤＳと同じ電圧で
ブレイクダウンを起こし、やがてスナップバック状態に
入る。スナップバックに入るとＮ型保護トランジスタ３
と同様にＮ型ダミートランジスタ１２のソースを介して
過大電流がグランドに逃がされる。
【００６４】また、電源に対して負の過大電圧が印加さ
れた場合、Ｐ型トランスファーゲート４の外部に接続さ
れたＰ型拡散層１０３−２，１０３−４は、Ｐ型保護ト
ランジスタ２のドレインと同じ構造をしているため、Ｐ
型保護トランジスタ２のドレインのＢＶＤＳと同じ電圧
でブレイクダウンを起こし、やがてスナップバック状態
に入る。スナップバックに入るとＰ型保護トランジスタ
２と同様にＰ型ダミートランジスタ１１のソースを介し
て過大電流が電源に逃がされる。
【００６５】上述したように、本形態のアナログスイッ
チにおいては、従来のアナログスイッチのように電流が
集中して拡散層が破壊されることがなく、外部からの過
大電圧に対して高い保護能力が得られる。
【００６６】また、Ｐ型ダミートランジスタ１１とＮ型
ダミートランジスタ１２は、外部からの過大電圧に対し
て、それぞれＰ型保護トランジスタ２とＮ型保護トラン
ジスタ３と同様に過大電流を電源とグランドに逃がす働
きをする。
【００６７】そのため、Ｐ型保護トランジスタ２とＮ型
保護トランジスタ３のチャネル幅を従来よりも小さくし
ても、従来例と同等あるいはそれ以上のＥＳＤ保護能力
が得られる。さらに、Ｐ型ダミートランジスタ１１とＮ
型ダミートランジスタ１２のチャネル幅が大きな場合
は、Ｐ型保護トランジスタ２とＮ型保護トランジスタ３
を設けなくても、十分なＥＳＤ保護能力を得ることがで
きる。
【００６８】（第２の実施の形態）図６は、本発明の半
導体装置の第２の実施の形態を示す回路図である。
【００６９】本形態は図６に示すように、入力パッドか
ら出力パッドへアナログ信号を伝達するＮＯＲ型出力回
路４０と、ＮＯＲ型出力回路４０を保護するための保護
回路２０とから構成されており、データ信号１８から入
力される信号がＮＯＲ型出力回路４０及び保護回路２０
を介してボンディングパッド１に伝達されたり、ボンデ
ィングパッド１から入力される信号が保護回路２０及び
ＮＯＲ型出力回路４０を介してデータ信号１８に伝達さ
れたりする。なお、ＮＯＲ型出力回路４０には、制御信
号１７に接続されたＰ型トランジスタ１３及びＮ型トラ
ンジスタ１６と、データ信号１８に接続されたＰ型トラ
ンジスタ１４及びＮ型トランジスタ１５と、ゲート端子
及びソース端子が電源電位７に接続され、ドレイン端子
が保護回路２０に接続されたＰ型ダミートランジスタ１
９とが設けられており、保護回路２０には、ソース端子
及びゲート端子が電源電位７に接続され、ドレイン端子
がボンディングパッド１に接続されたＰ型保護トランジ
スタ２と、ソース端子及びゲート端子がグランド電位に
接続され、ドレイン端子がボンディングパッド１に接続
されたＮ型保護トランジスタ３とが設けられている。
【００７０】図７は、図６に示したＮＯＲ型出力回路４
０のレイアウト例を示す図である。
【００７１】図７に示すように、縦積みＰ型トランジス
タのドレイン部のＰ型拡散層１０３−４の横に、Ｐ型拡
散層１０３−４をドレインとして共有するＰ型ダミート
ランジスタ１９がレイアウトされている。
【００７２】このため、第１の実施の形態と同様に、外
部からの過大電流はＰ型ダミートランジスタ１９を介し
て電源に逃がされ、Ｐ型トランジスタは破壊されず、Ｅ
ＳＤ保護能力が向上する。
【００７３】また、図６及び図７においては、電源電位
とパッドとの間に２個のＰ型トランジスタ１３，１４が
直列に接続されているＮＯＲ型出力回路について説明し
たが、本発明は、ＮＯＲ型出力回路に限られるものでは
なく、電源電位とパッドとの間に２個以上のＰ型トラン
ジスタが直列に接続されている回路や、パッドとグラン
ド電位との間に２個のＮ型トランジスタが直列に接続さ
れているＮＡＮＤ型出力回路のようにパッドとグランド
電位との間に２個以上のＮ型トランジスタが直列に接続
されている回路においても、２個以上のＰ型トランジス
タが直列に接続されている回路においては電源電位とパ
ッドとの間にＰ型のダミートランジスタを設け、また、
２個以上のＮ型トランジスタが直列に接続されている回
路においてはパッドとグランド電位との間にＮ型のダミ
ートランジスタを設ることにより、同様の効果を奏す
る。
【００７４】
【発明の効果】以上説明したように本発明においては、
ＭＯＳトランジスタのゲートで区切られた拡散層端がパ
ッドに接続される箇所に、拡散層をドレインとし、ゲー
ト及びソースがグランド電位または電源電位に接続され
たダミートランジスタを設けたため、パッドを介して半
導体装置に静電気等の過大電圧が印加された場合、ダミ
ートランジスタによって過大電流が電源あるいはグラン
ドに逃されて保護用トランジスタのブレイクダウン電圧
よりも低い電圧においてブレイクダウンが発生すること
を防止することができ、それにより、ＭＯＳトランジス
タの破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す
回路図である。
【図２】図１に示したアナログスイッチのレイアウト例
を示す図である。
【図３】図２に示したアナログスイッチの断面図であ
り、（ａ）はＡ−Ａ’断面図、（ｂ）はＢ−Ｂ’断面図
である。
【図４】図１に示した保護回路のレイアウト例を示す図
である。
【図５】図１に示したアナログスイッチがチップ中に配
置された状態を示す図である。
【図６】本発明の半導体装置の第２の実施の形態を示す
回路図である。
【図７】図６に示したＮＯＲ型出力回路のレイアウト例
を示す図である。
【図８】従来の半導体装置の一構成例を示す回路図であ
る。
【図９】図８に示したアナログスイッチのレイアウト例
を示す図である。
【図１０】図９に示したアナログスイッチの断面図であ
り、（ａ）はＣ−Ｃ’断面図、（ｂ）はＤ−Ｄ’断面図
である。
【図１１】従来の半導体装置の他の構成例を示す回路図
である。
【図１２】図１１に示したアナログスイッチ１３０のレ
イアウト例を示す図である。
【図１３】図９に示した半導体装置のブレイクダウン電
圧を示す図である。
【符号の説明】
１ ボンディングパッド ２ Ｐ型保護トランジスタ ３ Ｎ型保護トランジスタ ４ Ｐ型トランスファゲート ５ Ｎ型トランスファゲート ６ａ，６ｂ インバータ ７ 電源電位 ８ グランド電位 ９ アナログ信号 １０，１７ 制御信号 １１，１９ Ｐ型ダミートランジスタ １２ Ｎ型ダミートランジスタ １３，１４ Ｐ型トランジスタ １５，１６ Ｎ型トランジスタ １８ データ信号 ２０ 保護回路 ３０ アナログスイッチ ４０ ＮＯＲ型出力回路 １０１−１〜１０１−６ 第２層金属配線 １０２−１〜１０２−１４ 第１層金属配線 １０３−１〜１０３−７ Ｐ型拡散層 １０４−１〜１０１−７ Ｎ型拡散層 １０５−１〜１０５−４ Ｎ型トランジスタのゲート
電極 １０６−１〜１０６−４ Ｐ型トランジスタのゲート
電極 １０７−１，１０７−２ Ｎ型ウェル １１１−１〜１１１−４ ゲート酸化膜 １１２ フィールド酸化膜 １１３ 第１層間絶縁膜 １１４ 第２層間絶縁膜 １１５ Ｐ型ウェル １１６ Ｐ型基板 ２００ バッファ領域 ２１０ ガードリング領域 ２２０ 内部領域 Ｃ１ 拡散層−第１層金属配線間コンタクト Ｃ２ 第１層金属配線−第２層金属配線間コンタクト Ｃ３ ゲート電極−第１層金属配線間コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 29/78 (56)参考文献 特開 平７−176693（ＪＰ，Ａ) 特開 平７−335894（ＪＰ，Ａ) 特開 平２−82570（ＪＰ，Ａ) 特開 平７−161926（ＪＰ，Ａ) 特開 平７−22617（ＪＰ，Ａ) 特開 平８−37284（ＪＰ，Ａ) 特開 平８−23269（ＪＰ，Ａ) 特開 平８−70049（ＪＰ，Ａ) 特開 平４−114465（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8234 H01L 21/8238 H01L 27/088 H01L 27/092 H01L 29/78

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 信号の入出力が行われるための複数のパ
    ッドと、 Ｐ型及びＮ型のトランスファゲートを具備し、前記パッ
    ド間あるいは前記パッドと内部アナログ回路との間にお
    いて信号を伝達するアナログスイッチと、 該アナログスイッチを保護するためのＰ型及びＮ型の保
    護用トランジスタを具備する保護回路とを有してなる半
    導体装置において、 前記アナログスイッチは、前記Ｎ型のトランスファゲー
    トの拡散層の反対側に設けられ、前記拡散層をドレイン
    として共有するＮ型のダミートランジスタを有し、 前記Ｎ型のダミートランジスタのゲート及びソースは、
    グランド電位に接続されている ことを特徴とする半導体
    装置。
  2. 【請求項２】 信号の入出力が行われるための複数のパ
    ッドと、 Ｐ型及びＮ型のトランスファゲートを具備し、前記パッ
    ド間あるいは前記パッドと内部アナログ回路との間にお
    いて信号を伝達するアナログスイッチと、 該アナログスイッチを保護するためのＰ型及びＮ型の保
    護用トランジスタを具備する保護回路とを有してなる半
    導体装置において、 前記アナログスイッチは、前記Ｐ型のトランスファゲー
    トの拡散層の反対側に設けられ、前記拡散層をドレイン
    として共有するＰ型のダミートランジスタを有し、 前記Ｐ型のダミートランジスタのゲート及びソースは、
    電源電位に接続されている ことを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    装置において、 前記ダミートランジスタは、前記保護用トランジスタと
    同じ構造である ことを特徴とする半導体装置。
  4. 【請求項４】 信号の入出力が行われるための複数のパ
    ッドと、 電源電位と前記パッドとの間に直列に接続された２個以
    上のＰ型のトランジスタを具備する出力回路と、 該出力回路を保護するためのＰ型及びＮ型の保護用トラ
    ンジスタを具備する保護回路とを有してなる半導体装置
    において、 前記出力回路は、前記Ｐ型のトランジスタのゲートで区
    切られた拡散層端が前記パッドに接続される箇所に、前
    記Ｐ型のトランジスタの前記拡散層をドレインとして共
    有するＰ型のダミートランジスタを有し、 前記Ｐ型のダミートランジスタのゲート及びソースは、
    電源電位に接続されていることを特徴とする半導体装
    置。
  5. 【請求項５】 請求項４に記載の半導体装置において、 前記出力回路は、ＮＯＲ型出力回路である ことを特徴と
    する半導体装置。
  6. 【請求項６】 信号の入出力が行われるための複数のパ
    ッドと、 グランド電位と前記パッドとの間に直列に接続された２
    個以上のＮ型のトランジスタを具備する出力回路と、 該出力回路を保護するためのＰ型及びＮ型の保護用トラ
    ンジスタを具備する保護回路とを有してなる半導体装置
    において、 前記出力回路は、前記Ｎ型のトランジスタのゲートで区
    切られた拡散層端が前記パッドに接続される箇所に、前
    記Ｎ型のトランジスタの前記拡散層をドレインとして共
    有するＮ型のダミートランジスタを有し、 前記Ｎ型のダミートランジスタのゲート及びソースは、
    グランド電位に接続されている ことを特徴とする半導体
    装置。
  7. 【請求項７】 請求項６に記載の半導体装置において、 前記出力回路は、ＮＡＮＤ型出力回路である ことを特徴
    とする半導体装置。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097066A (en) * 1997-10-06 2000-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-static discharge protection structure for semiconductor devices
JP3430080B2 (ja) * 1999-10-08 2003-07-28 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3495031B2 (ja) * 2002-05-28 2004-02-09 沖電気工業株式会社 半導体装置の静電破壊防止保護回路
US7179691B1 (en) 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US6798022B1 (en) * 2003-03-11 2004-09-28 Oki Electric Industry Co., Ltd. Semiconductor device with improved protection from electrostatic discharge
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7908578B2 (en) * 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
TWI296150B (en) * 2006-04-25 2008-04-21 Siliconmotion Inc An analog input/output circuit with esd protection
JP5241109B2 (ja) * 2007-02-01 2013-07-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101903975B1 (ko) 2008-07-16 2018-10-04 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
CN102569400B (zh) * 2011-12-13 2014-11-05 钜泉光电科技(上海)股份有限公司 金属氧化物半导体器件
US9613952B2 (en) * 2014-07-25 2017-04-04 Macronix International Co., Ltd. Semiconductor ESD protection device
CN105846804A (zh) * 2016-03-24 2016-08-10 天津理工大学 基于多路选通的高压测量开关电路
CN106961215B (zh) * 2017-05-12 2019-01-22 金戈 一种具有瞬时纠正功能的高效率非反Buck-boost变压芯片
US10692808B2 (en) 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4609931A (en) * 1981-07-17 1986-09-02 Tokyo Shibaura Denki Kabushiki Kaisha Input protection MOS semiconductor device with zener breakdown mechanism
JP2573574B2 (ja) * 1986-06-03 1997-01-22 ソニー株式会社 出力バッファ回路
JP2598446B2 (ja) * 1988-01-21 1997-04-09 パイオニア株式会社 Ｍｉｓ−ｆｅｔ
JPH01236731A (ja) * 1988-03-16 1989-09-21 Nec Corp 相補型アナログスイッチ
JPH024011A (ja) * 1988-06-21 1990-01-09 Nec Corp アナログスイッチ回路
JPH0282570A (ja) * 1988-09-19 1990-03-23 Nec Corp 半導体装置
JP2633746B2 (ja) * 1991-05-27 1997-07-23 株式会社東芝 半導体装置
JPH05326865A (ja) * 1992-05-14 1993-12-10 Nec Corp 半導体集積回路装置
JPH0661439A (ja) * 1992-05-18 1994-03-04 Nec Corp 半導体集積回路装置
JPH07122650A (ja) * 1993-10-22 1995-05-12 Yamaha Corp 半導体装置
JPH07161926A (ja) * 1993-12-02 1995-06-23 Mitsubishi Electric Corp アナログ信号切替え回路
JP3447372B2 (ja) * 1994-06-13 2003-09-16 富士通株式会社 半導体装置
JPH0823269A (ja) * 1994-07-06 1996-01-23 Toshiba Corp アナログスイッチ回路
JPH0837284A (ja) * 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
JPH0837238A (ja) * 1994-07-21 1996-02-06 Hitachi Ltd 半導体集積回路装置
US5714784A (en) * 1995-10-19 1998-02-03 Winbond Electronics Corporation Electrostatic discharge protection device

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