JP2630271B2

JP2630271B2 - 情報処理装置

Info

Publication number: JP2630271B2
Application number: JP6219337A
Authority: JP
Inventors: 康則澤井
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-09-14
Filing date: 1994-09-14
Publication date: 1997-07-16
Anticipated expiration: 2012-07-16
Also published as: EP0702298A3; US5838898A; JPH0883178A; EP0702298A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
にマイクロプログラムにより制御される情報処理装置に
おける命令実行時の暴走監視機能の改良に関するもので
ある。

【０００２】

【従来の技術】従来のこの種の情報処理装置における命
令実行時の暴走監視機能の一例を図１１に示しており、
特開平４−２１１８４３号公報に開示のものである。こ
の例では、複数の動作監視用命令を予め準備しておき、
これ等動作監視用命令を一連のプログラム中に点在さ
せ、当該一連の命令の実行順序、実行間隔を監視する方
式である。

【０００３】図１１を参照すると、情報処理部１０と、
この情報処理部１０に接続されたデータバス１２及びア
ドレスバス１４と、このアドレスバス１４のアドレスを
デコードして４本のアドレス復号信号Ｌ１〜Ｌ４を導出
するアドレスデコーダ１６と、これ等４本のアドレス復
号信号に応じてプログラムの暴走監視を行う監視回路２
２とが設けられている。

【０００４】監視回路２２において、カウンタ２６は外
部より供給されるクロックＣＫをカウントしてキャリー
信号４５（Ｃｏ）を生成して２入力オアゲート４２の一
入力へ導出する。シフトレジスタ２８はリング状に縦続
接続された４段のＦＦ（フリツプフロップ）４４．１〜
４４．４からなり、インバータ３８の出力のタイミング
に応答して各ＦＦの内容を次段へ順次シフトするもので
ある。

【０００５】各ＦＦの出力とアドレス復号信号Ｌ１〜Ｌ
４とは、ゲート３０．１〜３０．４，３２及び３４から
なる論理回路へ入力されている。アンドゲート３０．１
はＦＦ４４．１の出力とアドレス復号信号Ｌ１とを入力
とし、アンドゲート３０．２はＦＦ４４．２の出力とア
ドレス復号信号Ｌ２とを入力とし、アンドゲート３０．
３はＦＦ４４．３の出力とアドレス復号信号Ｌ３とを入
力とし、アンドゲート３０．４はＦＦ４４．４の出力と
アドレス復号信号Ｌ４とを入力とする。

【０００６】これ等各ゲート３０．１〜３０．４の出力
はオアゲート３２の入力となり、また４本のアドレス復
号信号Ｌ１〜Ｌ４はオアゲート３４へ入力され、このオ
アゲート３４の出力３９はインバータ３８を介してシフ
トレジスタ２８のクロック入力となっている。また、オ
アゲート３２の出力４７はカウンタ２６のリセット入力
となると共に、インバータ３５を介してナンドゲート４
０の一入力となる。このゲート４０の他入力にはオアゲ
ート３４の出力３９が印加されている。

【０００７】アンドゲート４０の出力は先のカウンタ２
６のキャリー出力４５と共にオアゲート４２の２入力と
なっており、このオアゲート４２の出力が情報処理部１
０のリセット信号ＲＳとなると共に、初期化回路４６の
リセットをもなすようになっている。この初期化回路４
６はカウンタ２６及びシフトレジスタ２８の初期化を行
う。

【０００８】次に本従来例の動作について説明する。情
報処理部１０は動作監視用命令ＷＤＩ１，ＷＤＩ２，Ｗ
ＤＩ３，ＷＤＩ４を用意しており、使用者は予め実行プ
ログラムのループ中に適当な間隔でＷＤＩ１，ＷＤＩ
２，ＷＤＩ３，ＷＤＩ４の順でコーディングしておく。

【０００９】情報処理部１０は、動作監視用命令ＷＤＩ
１〜ＷＤＩ４が実行されると、アドレスバス１４にそれ
ぞれ固有のアドレスＡＤＲ１，ＡＤＲ２，ＡＤＲ３，Ａ
ＤＲ４を出力する。アドレスデコーダ１６はこれを受け
てアドレスバス１４がＡＤＲ１の時信号Ｌ１，ＡＤＲ２
の時信号Ｌ２，ＡＤＲ３の時信号Ｌ３，ＡＤＲ４の時信
号Ｌ４を夫々アクティブ化する。

【００１０】監視回路２２は情報処理部１０の初期化時
に同時に初期化され、ＦＦであるラッチ４４．１が
“１”に、ラッチ４４．２，４４．３，４４．４が
“０”に、カウンタ２６は内部のカウンタが０に、キャ
リー信号ＣＯが０に夫々リセットされ、情報処理部１０
が処理を開始するとカウンタ２６はクロックの供給を受
けカウントアツプを始める。

【００１１】以降、まず正常動作について説明する。処
理中に動作監視用命令ＷＤＩ１を実行するとアドレスバ
ス１４にＡＤＲ１が出力され、アドレスデコーダ１６よ
りアドレス復号信号Ｌ１がアクティブ状態になる。前述
のように初期状態でラッチ４４．１の出力が“１”のた
め、２入力アンドゲート３０．１が“１”を出力し、信
号４７が“１”となり、信号４８が“０”となり、４入
力オアゲート３４の出力信号４９が“１”となる。

【００１２】信号４７を受けカウンタ２６はクリアされ
てキャリー信号ＣＯは“０”のままであり、２入力アン
ドゲート４０の出力が“０”であるので信号ＲＳは
“０”となり、マイクロプロセッサの実行は継続され
る。インバータ３８は信号４９を受けクロックＣＫに
“０”を出力し、シフトレジスタ２８はラッチ４４．
１，４４．３，４４．４が“０”，４４．２が“１”に
変化する。

【００１３】続いて、動作監視用命令ＷＤＩ２，ＷＤＩ
３，ＷＤＩ４が実行されると、アドレス復号信号Ｌ２，
Ｌ３，Ｌ４がアクティブになり、その都度カウンタ２６
がクリアされる。動作監視用命令ＷＤＩ４実行終了後は
シフトレジスタ２８は初期状態と同じラッチ４４．１が
“１”，ラッチ４４．２，４４．３，４４．４が“０”
となる。プログラムはループ状態のため再びＷＤＩ１の
実行へ戻り処理は継続される。

【００１４】次に異常動作を２つの場合に分けて説明す
る。まず第１に情報処理部１０が応答不能状態に陥り、
ある期間アドレス復号信号Ｌ１，Ｌ２，Ｌ３，Ｌ４のい
ずれもアクティブとならなかった場合、カウンタ２６は
クリアされず、所定回数のクロックを受けてオーバフロ
ーし、キャリー信号ＣＯに“１”を出力する。このため
リセット信号ＲＳが“１”となり情報処理装置１０及び
監視回路２２は初期化され異常は解除される。

【００１５】第２に処理異常により動作監視用命令ＷＤ
Ｉ１→ＷＤＩ２→ＷＤＩ３→ＷＤＩ４の実行順序が狂っ
た場合を、初期状態においてＷＤＩ１が未実行でかつＷ
ＤＩ２が実行された場合を例として述べる。

【００１６】前述の正常動作の説明と同じく初期状態で
ラッチ４４．１が“１”に、ラッチ４４．２，４４．
３，４４．４が“０”に、カウンタ２６は内部カウンタ
が０に、キャリー信号ＣＯが“０”に夫々なっている。
ここで、情報処理装置１０がＷＤＩ２を実行すると、ア
ドレスバス１４にＡＤＲ２が発生し、アドレス復号信号
Ｌ２が“１”となる。これを受け４入力オアゲート３２
の出力信号４７は“０”，信号４８は“１”，信号４９
は“１”，信号ＲＳは“１”となり、情報処理装置１
０、監視者回路２２は初期化され暴走状態は解除でき
る。

【００１７】以上の通りこの例では、暴走の監視を特殊
命令の実行順及び特殊命令の実行される周期について行
うようになっている。

【００１８】図１２はマイクロプログラム制御方式の情
報処理装置における暴走監視方式の他の従来例を示し、
特開昭５８−１６９２４５号公報に開示のものである。
この例では、バッファメモリ上に予め用意されているマ
イクロプログラムの実行順序期待アドレスと、実際のマ
イクロプログラムの実行アドレスとを比較するものであ
る。

【００１９】情報処理部５０はマイクロプログラムによ
り制御され、現在実行中のマイクロプログラムのアドレ
スを制御メモリ５１に格納し、信号ＭＰＣとして出力し
ている。

【００２０】バッファメモリ５３はＦＩＦＯ（Ｆｉｒｓ
ｔＩｎＦｉｒｅｔＯｕｔ）型のメモリで、情報処
理部５０よりマイクロプログラムの期待進行アドレスが
設定される。バッファメモリ５３の先頭データは信号Ｃ
ＰＡとして出力され読み出しクロックＲＣＫのタイミン
グで更新される。バッファメモリ５３の内容がすべて読
み出されると空き信号ＥＭＰが発生し以降のマイクロプ
ログラムの期待進行アドレスの設定を要求する。

【００２１】命令取出し信号ＷＣＳＡＲはマイクロプロ
グラムのアドレス変更タイミングで発生する信号であ
り、図１３に示したタイミングチャートの通りである。
コンペアイネーブル信号ＣＥＰは暴走監視機能の有効、
無効を制御する信号で、バッファメモリ５３に有効デー
タが存在しない期間中ＣＥＰが“０”となる。

【００２２】比較器５７は信号ＭＰＣと信号ＣＰＡとを
比較し、コンペア出力５９に一致の場合“１”、不一致
の場合“０”を出力する。

【００２３】次いで、本従来例の動作について説明す
る。まず情報処理部５０の初期化の際、リセット信号６
６が“０”になり、信号６４が“０”、信号６５が
“１”に夫々確定し、情報処理部５０からの書き込みで
バッファメモリ５３にマイクロプログラムの期待進行ア
ドレスが設定され、この後コンペアイネーブル信号ＣＥ
Ｐが“１”となり、暴走監視が開始される。

【００２４】信号ＭＰＣと信号ＣＰＡが不一致の場合、
信号６２が“０”のため、信号６４が“０”、信号６５
が“１”の状態は継続される。信号ＭＰＣと信号ＣＰＡ
が一致した場合、信号６２が“１”となり、信号６４が
“１”、信号６５が“０”、ＲＣＫが“１”となり、Ｃ
ＰＡが更新される。信号６４の帰還により、次の信号Ｗ
ＣＳＡＲの立上りで信号６４が“０”、信号６５が
“１”の状態に夫々戻り、アドレス照合は継続される。

【００２５】以上のような動作を続け、バッファメモリ
５３に用意された期待進行アドレスの数だけ一致を検出
すると、バッファメモリ５３内に有効データがなくなり
空き信号ＥＭＰが出力される。これを受けてコンペアイ
ネーブル信号ＣＥＰは一時的に“０”になり、情報処理
部５０は監視結果を検査し、動作の正常、異常を判別す
る。判別の結果、動作が正常であれば、新たな期待進行
アドレスをバッファメモリ５３に書き込み、暴走監視を
再開し、もし動作が異常であったら、シフトレジスタの
初期化等、異常処理に移る。

【００２６】本従来例の場合、以上説明したように暴走
の検出をバッファメモリ５３への期待進行アドレス書き
込みタイミングでのみ実施する。もし暴走が発生してマ
イクロプログラムの実行アドレスが異なってしまった場
合、バッファメモリ５３の有効データ数だけ、偶然によ
る信号ＭＰＣと信号ＣＰＡの一致を待たなければ、異常
処理に移れない。

【００２７】

【発明が解決しようとする課題】前述の図１１に示した
例では、暴走の監視を特殊命令の実行順、特殊命令の実
行される周期に着目して行っている。このため特殊命令
の実行順が狂うという致命的な動作異常の発生又は一定
時間の暴走状態が検出されない限り異常は解除されな
い。

【００２８】また、図１２に示した例についても異常の
検出、異常の解除に処理時間が必要となる。このため、
暴走期間中にデータの破壊、制御システムの異常動作を
引き起こしてしまい、リアルタイム制御分野での応用が
困難という欠点を有する。

【００２９】本発明の目的は、プログラムの実行に伴っ
てリアルタイムで暴走状態を検出でき、データ破壊やシ
ステムの異常動作を速やかに回避可能としてシステムの
大幅な信頼性の向上を図った情報処理装置を提供するこ
とである。

【００３０】

【課題を解決するための手段】本発明によれば、入力さ
れる命令コードに基き一連のマイクロコードを出力する
マイクロコード出力手段と、このマイクロコード出力手
段により出力されるマイクロコードより予め定められた
一連のマイクロオーダを生成するマイクロオーダ生成手
段とを有する情報処理装置であって、この一連のマイク
ロオーダの実行順序を検出してこの検出結果に応じて異
常信号を生成する実行順序検出手段を含むことを特徴と
する情報処理装置が得られる。

【００３１】

【作用】命令コードに基づき予め定められた一連のマイ
クロオーダの実行順序を検出して、この実行順序に異常
が検出されたとき、異常信号を生成してシステムリセッ
ト等の特殊処理を行うものである。

【００３２】

【実施例】以下に図面を参照しつつ本発明の実施例につ
いて詳細に説明する。

【００３３】図１は本発明の実施例のシステム構成図で
ある。本実施例はマイクロＲＯＭ１０１，命令制御部１
０２，マイクロデコーダ１０３，バス制御部１０４，暴
走検出部１０５，２入力オアゲート１０６及びインバー
タ１０７より構成される情報処理装置である。

【００３４】命令制御部１０２は外部又は内部より供給
される命令コードＱ０、マイクロデコーダ１０３より出
力されるマイクロオーダの終了を示すマイクロオーダ信
号ＥＮＤ、動作保留要求信号ＯＭＤを入力とし、マイク
ロプログラムの実行アドレスを指示するマイクロアドレ
スＭＰＣを出力し、リセット信号ＲＥＳをリセット入力
とする。

【００３５】マイクロＲＯＭ１０１はマイクロアドレス
ＭＰＣを入力としマイクロコードＭＳＴＬ２，ＭＳＴＬ
１，ＭＳＴＬ０（ＭＳＴＬ：ＭｉｃｒｏＲＯＭＳｔ
ｏｒｅＬａｔｃｈ）を出力する。マイクロデコーダ１
０３はマイクロコードＭＳＴＬ２，ＭＳＴＬ１，ＭＳＴ
Ｌ０、ステータス信号ＬＤＲＤＹ（ＬｏａｄＲｅａｄ
ｙ），ＳＴＲＤＹ（ＳｔｏｒｅＲｅａｄｙ）を入力と
し、保留要求信号ＯＭＤ、マイクロオーダ信号ＤＰＷＲ
（ＤａｔａＰｏｉｎｔｅｒＷｒｉｔｅ），ＳＴＲＱ
（ＳｔｏｒｅＲｅｑｕｅｓｔ），ＳＴＷＲ（Ｓｔｏｒ
ｅＷｒｉｔｅ），ＬＤＲＱ（ＬｏａｄＲｅｑｕｅｓ
ｔ），ＬＤＲＤ（ＬｏａｄＲｅａｄ），ＬＤＲＤ’
（図４に示す如く、ＬｏａｄＲｅａｄのＬｏａｄＲ
ｅａｄｙとのアンドを取る以前の信号であり、ＭＳＴＬ
Ｏ，ＭＳＴＬＩＢ（Ｂは反転を示す）、ＭＳＴＬ２との
アンド出力）、ＥＮＤを出力する。

【００３６】バス制御部１０４はマイクロオーダ信号Ｄ
ＰＷＲ，ＳＴＲＱ，ＳＴＷＲ，ＬＤＲＱ，ＬＤＲＤを入
力としてステータス信号ＬＤＲＤＹ，ＳＴＲＤＹを出力
し、リセット信号ＲＥＳをリセット入力とし、命令制御
部１０２とのデータ授受用バスＤＢＵＳ、外部及び内部
のメモリとのデータ授受用のバスＩＢＵＳに接続され
る。

【００３７】暴走検出部１０５はマイクロオーダ信号Ｄ
ＰＷＲ，ＳＴＲＱ，ＳＴＷＲ，ＬＤＲＱ，ＬＤＲＤ’を
入力とし、またリセット信号ＲＥＳをリセット入力と
し、暴走検出信号ＲＥＳＲＱを出力する。

【００３８】２入力オアゲート１０６は第１の入力を外
部端子ＲＥＳＲＴＢの反転信号とし、また第２の入力を
暴走検出信号ＲＥＳＲＱとし、リセット信号ＲＥＳを出
力する。

【００３９】次に各ブロックの動作について説明する。
なお本情報処理装置は非重複の２相クロックＣ１，Ｃ２
に同期するマイクロプログラム方式で動作するものと
し、命令コードｎはメモリＷＲＩＴＥ命令、命令コード
ｍはメモリＲＥＡＤ命令が定義されていて、命令コード
ｎ＋１，ｎ＋２，ｎ＋３，ｍ＋１，ｍ＋２，ｍ＋３は命
令が未定義であるものとする。

【００４０】命令制御部１０２は命令開始タイミングで
命令コードＱ０よりマイクロアドレスＭＰＣを生成す
る。命令コードＱ０とマイクロアドレスＭＰＣの対応を
図２に示している。

【００４１】命令開始タイミングでマイクロアドレスＭ
ＰＣが決定すると、以降マイクロオーダの終了を示す信
号ＥＮＤが発生するまでの期間、Ｃ１クロック毎にマイ
クロアドレスＭＰＣがインクリメントされる。ただし保
留要求信号ＯＭＤが“１”の期間はインクリメントされ
ずＭＰＣは現在のアドレスを保持する。マイクロオーダ
信号ＥＮＤが発生すると、現在の命令の終了と認識し、
次の命令の処理に移る。

【００４２】マイクロデコーダ１０３はマイクロＲＯＭ
１０１から出力される“１”，“０”のデータであるマ
イクロコードＭＳＴＬ２，ＭＳＴＬ１，ＭＳＴＬ０よ
り、実際のマイクロインストラクションとして機能する
一連のマイクロオーダＤＰＷＲ，ＳＴＲＱ，ＳＴＷＲ，
ＬＤＲＱ，ＬＤＲＤ，ＥＮＤを生成するブロックであ
る。ただしバス制御部１０４からのステータス信号ＬＤ
ＲＤＹが“０”の期間中はマイクロオーダＬＤＲＤの発
生を、ステータス信号ＳＴＲＤＹが“０”の期間中はマ
イクロオーダＤＰＷＲの発生を抑え、いずれの場合も保
留要求信号ＯＭＤを“１”にする。

【００４３】以上、マイクロデコーダ１０３の動作を図
３にまとめて示している。尚、図３において、“×”印
は論理値“０”，“１”のいずれも取り得るものとし、
マイクロオーダＮＯＰはいずれのマイクロオーダも出力
されないことを意味する。

【００４４】また、図３に示した論理を実現した回路例
を図４に示す。図４のマイクロデコーダ１０３は入力信
号ＭＳＴＬ２を入力とし、信号ＭＳＴＬ２Ｂ（Ｂは反転
を示す）を出力するインバータ１２１と、入力信号ＭＳ
ＴＬ１を入力とし、信号ＭＳＴＬ１Ｂを出力するインバ
ータ１２２と、入力信号ＭＳＴＬ０を入力とし、信号Ｍ
ＳＴＬ０Ｂを出力するインバータ１２３と、入力信号Ｌ
ＤＲＤＹを入力とし、信号ＬＤＲＤＹＢを出力するイン
バータ１２４と、入力信号ＳＴＲＤＹを入力とし、信号
ＳＴＲＤＹＢを出力するインバータ１２５とを有する。

【００４５】更に、信号ＭＳＴＬ０Ｂ，ＭＳＴＬ１，Ｍ
ＳＴＬ２を入力とし、マイクロオーダ信号ＥＮＤを出力
する３入力アンドゲート１１０と、信号ＭＳＴＬ０，Ｍ
ＳＴＬ１Ｂ，ＭＳＴＬ２を入力とし、信号ＬＤＲＤ’を
出力する３入力アンドゲート１１１と、信号ＭＳＴＬ０
Ｂ，ＭＳＴＬ１Ｂ，ＭＳＴＬ２を入力とし、マイクロオ
ーダ信号ＬＤＲＱを出力する３入力アンドゲート１１２
と、信号ＭＳＴＬ０，ＭＳＴＬ１，ＳＭＴＬ２Ｂを入力
とし、マイクロオーダ信号ＳＴＷＲを出力する３入力ア
ンドゲート１１３と、信号ＭＳＴＬ０Ｂ，ＭＳＴＬ１，
ＭＳＴＬ２Ｂを入力とし、マイクロオーダ信号ＳＴＲＱ
を出力する３入力アンドゲート１１４と、信号ＭＳＴＬ
０，ＭＳＴＬ１Ｂ，ＭＳＴＬ２Ｂを入力とし、信号ＤＰ
ＷＲ’を出力する３入力アンドゲート１１５と、入力信
号ＬＤＲＤＹと信号ＬＤＲＤ’を入力とし、マイクロオ
ーダ信号ＬＤＲＤを出力する２入力アンドゲート１１６
と、信号ＬＤＲＤ’と信号ＬＤＲＤＹＢを入力とし、信
号１２６を出力する２入力アンドゲート１１７と、入力
信号ＳＴＲＤＹと信号ＤＰＷＲ’を入力とし、マイクロ
オーダ信号ＤＰＷＲを出力する２入力アンドゲート１１
８と、信号ＤＰＷＲ’と信号ＳＴＲＤＹＢを入力とし、
信号１２７を出力する２入力アンドゲート１１９と、信
号１２６，１２７を入力とし、保留要求信号ＯＨＤを出
力する２入力オアゲート１２０とを有している。

【００４６】マイクロＲＯＭ１０１はマイクロアドレス
ＭＰＣより、マイクロコードＭＳＴＬ２，ＭＳＴＬ１，
ＭＳＴＬ０を出力するブロックで、図５に示すマイクロ
プログラムが納められている。

【００４７】バス制御部１０４は図６に示す構成をもつ
論理回路である。バス制御部１０４は、信号Ｂ４をセッ
ト入力、信号ＳＴＷＲをリセット入力、クロック信号Ｃ
２をクロック入力、リセット信号ＲＥＳを非同期セット
入力とし信号２６３を出力するＦＦ（フリッブフロッ
プ）１８０と、信号Ｂ４をセット入力、信号ＬＤＲＤを
リセット入力、クロック信号Ｃ２をクロック入力、リセ
ット信号ＲＥＳを非同期リセット入力とし信号２６４を
出力するＦＦ１８１と、信号ＳＴＲＱをセット入力、信
号Ｂ１をリセット入力、クロック信号Ｃ２をクロック入
力、リセット信号ＲＥＳを非同期セット入力とし、信号
２５０を出力するＦＦ１８２と、信号ＬＤＲＱをセット
入力、信号Ｂ１をリセット入力、クロック信号Ｃ２をク
ロック入力、リセット信号ＲＥＳを非同期リセット入力
とし信号２５１を出力するＦＦ１８３とを有する。

【００４８】更に、バス制御部１０４は、信号２５０を
入力、クロック信号Ｃ１をクロック入力とするラッチ１
８４と、ラッチ１８４の出力信号を入力、クロック信号
Ｃ２をクロック入力とし信号２５２を出力するラッチ１
８５と、信号２５１を入力、クロック信号Ｃ１をクロッ
ク入力とするラッチ１８６と、ラッチ１８６の出力信号
を入力、クロック信号Ｃ２をクロック入力とし、信号２
５３を出力するラッチ１８７とを有する。

【００４９】更にはまた、バス制御部１０４は、信号２
６３を入力とし信号２５５を出力するインバータ１８９
と、信号２６４を入力とし信号２５４を出力するインバ
ータ１８８と、信号２５２，２５５を入とし、信号２５
６を出力する２入力アンドゲート１９０と、信号２５
３，２５４を入力とし、信号２５７を出力する２入力ア
ンドゲート１９１と、信号２５６，２５７を入力とし信
号２６２を出力する２入力オアゲート１９２と、信号２
６２，２５９を入力とする２入力アンドゲート１９３と
を有する。

【００５０】また、バス制御部１０４は、２入力アンド
ゲート１９３の出力信号を入力、クロック信号Ｃ１をク
ロック入力とし、信号Ｂ１を出力するラッチ１９６と、
信号Ｂ１を入力、クロック信号Ｃ２をクロック入力とす
るラッチ１９７と、ラッチ１９７の出力信号を入力、ク
ロック信号Ｃ１をクロック入力とするラッチ１９８と、
ラッチ１９８の出力信号を入力、クロック信号Ｃ２をク
ロック入力とするラッチ１９９と、ラッチ１９９の出力
信号を入力、クロック信号Ｃ１をクロック入力とし、信
号Ｂ３を出力するラッチ２００と、信号Ｂ３を入力、ク
ロック信号Ｃ２をクロック入力とし、信号Ｂ３’を出力
するラッチ２０１と、信号Ｂ３’を入力、クロック信号
Ｃ１をクロック入力とし、信号Ｂ４を出力するラッチ２
０２とを有する。

【００５１】更に、バス制御部１０４は、信号２６１と
信号Ｂ３’を入力とし、信号２５９を出力する２入力オ
アゲート２０５と、信号２６２を入力とするインバータ
１９４と、インバータ１９４の出力信号及び信号２５９
を入力とし信号２６０を出力する２入力アンドゲート１
９５と、信号２６０を入力、クロック信号Ｃ１をクロッ
ク入力とするラッチ２０３と、ラッチ２０３の出力信号
を入力、クロック信号Ｃ２をクロック入力とし、信号２
６１を出力するラッチ２０４と、信号２５５を入力、ク
ロック信号Ｃ１をクロック入力とし、信号２５８を出力
するラッチ２０８とを有する。

【００５２】更にまた、バス制御部１０４は、信号Ｂ
３，Ｂ４を入力とする２入力オアゲート２０６と、２入
力オアゲート２０６の出力信号及び信号２５８を入力と
し、信号ＳＴＲＤを出力する２入力アンドゲート２０７
と、信号ＤＰＷＲ、クロック信号Ｃ２を入力とする２入
力アンドゲート２０９と、ＤＢＵＳを入力、２入力アン
ドゲート２０９の出力信号をクロック入力とするラッチ
２１２と、ラッチ２１２の出力信号を入力、信号Ｂ２を
制御信号入力とし、ＩＢＵＳに出力するドライバ２１３
と、信号ＳＴＷＲ、クロック信号Ｃ２を入力とする２入
力アンドゲート２１０と、ＤＢＵＳを入力、２入力アン
ドゲート２１０の出力信号をクロック入力とするラッチ
２１４と、ラッチ２１４の出力信号を入力、信号ＳＴＲ
Ｄを制御信号入力とし、ＩＢＵＳに出力するドライバ２
１５と、信号Ｂ４、クロック信号Ｃ２を入力とする２入
力アンドゲート２１１と、ＩＢＵＳを入力、２入力アン
ドゲート２１１の出力信号をクロック入力とするラッチ
２１７と、ラッチ２１７の出力信号を入力とし信号ＬＤ
ＲＤを制御信号入力とし、ＤＢＵＳに出力するドライバ
ー２１６と、信号２６３を入力、クロック信号Ｃ１をク
ロック入力とし、ステータス信号ＳＴＲＤＹを出力する
ラッチ２６５と、信号２６４を入力、クロック信号Ｃ１
をクロック入力とし、ステータス信号ＬＤＲＤＹを出力
するラッチ２６６とを有する。

【００５３】本発明の特徴部分である暴走検出部１０５
は図７に示す構成をもつ論理回路である。暴走検出部１
０５は信号ＤＰＷＲをセット入力、信号ＬＤＲＱをリセ
ット入力、クロック信号Ｃ２をクロック入力、リセット
信号ＲＥＳを非同期リセット入力とするＦＦ１４０と、
ＦＦ１４０の出力信号を入力、クロック信号Ｃ１をクロ
ック入力とするラッチ１４６と、ラッチ１４６の出力信
号を入力とするインバータ１５２と、インバータ１５２
の出力信号および信号ＬＤＲＱを入力とする２入力アン
ドゲート１５８とを有する。

【００５４】また、信号ＤＰＷＲをセット入力、信号Ｌ
ＤＲＤ’をリセット入力、クロック信号Ｃ２をクロック
入力、リセット信号ＲＥＳを非同期リセット入力とする
ＦＦ１４１と、ＦＦ１４１の出力信号を入力、クロック
信号Ｃ１をクロック入力とするラッチ１４７と、ラッチ
１４７の出力信号を入力とするインバータ１５３と、イ
ンバータ１５３の出力信号および信号ＬＤＲＤ’を入力
とする２入力アンドゲート１５９とを有する更に、信号
ＬＤＲＱをセット入力、信号ＬＤＲＤ’をリセット入
力、クロック信号Ｃ２をクロック入力、リセット信号Ｒ
ＥＳを非同期リセット入力とするＦＦ１４２、ＦＦ１４
２の出力信号を入力、クロック信号Ｃ１をクロック入力
とするラッチ１４８と、ラッチ１４８の出力信号を入力
とするインバータ１５４と、インバータ１５４の出力信
号および信号ＬＤＲＤ’を入力とする２入力アンドゲー
ト１６０とを有する。

【００５５】更にはまた、信号ＤＰＷＲをセット入力、
信号ＳＴＲＱをリセット入力、クロック信号Ｃ２をクロ
ック入力、リセット信号ＲＥＳを非同期リセット入力と
するＦＦ１４３と、ＦＦ１４３の出力信号を入力とし、
クロック信号Ｃ１をクロック入力とするラッチ１４９
と、ラッチ１４９の出力信号を入力とするインバータ１
５５と、インバータ１５５の出力信号および信号ＳＴＲ
Ｑを入力とする２入力アンドゲート１６１とを有する。

【００５６】また、信号ＤＰＷＲをセット入力、信号Ｓ
ＴＷＲをリセット入力、クロック信号Ｃ２をクロック入
力、リセット信号ＲＥＳを非同期リセット入力とするＦ
Ｆ１４４と、ＦＦ１４４の出力信号を入力、クロック信
号Ｃ１をクロック入力とするラッチ１５０と、ラッチ１
５０の出力信号を入力するインバータ１５６と、インバ
ータ１５６の出力信号および信号ＳＴＷＲを入力とする
２入力アンドゲート１６２とを有する。

【００５７】更に、信号ＳＴＲＱをセット入力、信号Ｓ
ＴＷＲをリセット入力、クロック信号Ｃ２をクロック入
力、リセット信号ＲＥＳを非同期リセット入力とするＦ
Ｆ１４５と、ＦＦ１４５の出力信号を入力、クロック信
号Ｃ１をクロック入力とするラッチ１５１と、ラッチ１
５１の出力信号を入力するインバータ１５７と、インバ
ータ１５７の出力信号および信号ＳＴＷＲを入力とする
２入力アンドゲート１６３とを有し、２入力アンドゲー
ト１５８，１５９，１６０，１６１，１６２，１６３の
出力を入力とし、信号ＲＥＳＲＱを出力する６入力オア
ゲート１６４より構成される。

【００５８】次に、本実施例の動作について説明する。
まず外部端子ＲＥＳＥＴＢに“０”が印加され、命令制
御部１０２、バス制御部１０４、暴走検出部１０５は初
期化される。初期化により図６に示した１８０〜１８３
の出力信号はそれぞれＳＴＲＤＹ＝“１”、ＬＤＲＤＹ
＝“０”、信号２５０＝“０”、信号２５１＝“０”と
なり、図７に示したＦＦ１４０〜１４５の出力信号は
“０”に設定され、命令制御部１０２は命令コードＱ０
をデコードし命令の実行を開始する。

【００５９】以降、本制御装置のメモリＷＲＩＴＲ動作
及びメモリＲＥＡＤ動作についてタイミングチャートを
用いて説明する。

【００６０】（１）メモリＷＲＩＴＥ動作（命令コード
Ｑ０＝ｎ）：メモリＷＲＩＴＥ動作についてのタイミン
グチャートを図８に示す。命令制御部１０２は命令コー
ドＱ０＝ｎよりメモリＷＲＩＴＥ命令をデコードし、マ
イクロアドレスＭＰＣにｎを出力する。マイクロＲＯＭ
１０１はマイクロアドレスＭＰＣを受けマイクロコード
ＭＳＴＬ２＝“０”、ＭＳＴＬ１＝“０”、ＭＳＴＬ０
＝“１”を出力する。

【００６１】マイクロデコーダ１０３では、マイクロコ
ードＭＳＴＬ２〜０及びステータス信号ＬＤＲＤＹ＝
“０”、ＳＴＲＤＹ＝“１”からマイクロオーダＤＰＷ
Ｒは“１”を、その他のマイクロオーダは“０”とな
る。バス制御部１０４はマイクロオーダＤＰＷＲを受
け、図６のラッチ２１２にＤＢＵＳ上のアドレスをラッ
チする。

【００６２】次のクロックでマイクロアドレスＭＰＣは
ｎ＋１にインクリメントされ、マイクロオーダＳＴＲＱ
は“１”となる。これを受け図６のＦＦ１８２の出力信
号２５０は“１”になる。

【００６３】次のクロックでマイクロアドレスＭＰＣは
ｎ＋２にインクリメントされ、マイクロオーダＳＴＷＲ
は“１”となる。これを受け図６のラッチ２１４にＤＢ
ＵＳ上のデコーダをラッチし、ＦＦ１８０の出力信号Ｓ
ＴＲＤＹ＝“０”とする。また前クロックの信号２５０
＝“１”より信号２５２＝“１”、信号２５６＝“１”
となる。

【００６４】次のクロックでマイクロアドレスＭＰＣは
ｎ＋３にインクリメントされ、マイクロオーダＥＮＤが
“１”となる。これを受け命令制御部１０２はメモリＷ
ＲＩＴＥ命令を終了し、次のクロックより新たな命令の
実行に移行する。また、前クロックの信号２５６＝
“１”より信号Ｂ１＝“１”、信号Ｂ１の帰還によりＦ
Ｆ１８２はリセットされ、信号２５０＝“０”、ＳＴＲ
ＤＹ＝“０”より信号２５８＝“１”となる。

【００６５】次のクロックで命令制御部１０２は命令コ
ードＱ０のデコードを行う。ここで再び命令コードＱ０
＝ｎであった場合、マイクロアドレスＭＰＣ＝ｎとな
る。これを受けマイクロコードＭＳＴＬ２＝“０”、Ｍ
ＳＴＬ１＝“０”、ＭＳＴＳ０＝“１”となるが、ステ
ータス信号ＳＴＲＤＹ＝“０”のため、保留要求信号Ｏ
ＭＤ＝“１”、マイクロオーダＤＰＷＲは出力されな
い。また前クロックの信号Ｂ１＝“１”より、信号Ｂ２
＝“１”となりドライバ２１３を介してＩＢＵＳにアド
レスが出力される。

【００６６】次のクロックでは、保留要求信号ＯＭＤ＝
“１”のためＭＰＣ＝ｎが保持される。前のクロックの
信号Ｂ２＝“１”を受け、信号Ｂ３＝“１”、よってＳ
ＴＲＤ＝“１”となり、ドライバ２１５を介してＩＢＵ
Ｓにデータが出力される。

【００６７】次のクロックでも、保留要求信号ＯＭＤ＝
“１”のためＭＰＣ＝ｎが保持される。前のクロックの
信号Ｂ３＝“１”を受け、信号Ｂ４＝“１”、よってＳ
ＴＲＤ＝“１”となり前クロックに引き続きドライバ２
１５を介してＩＢＵＳにデータが出力される。また信号
Ｂ４＝“１”よりＦＦ１８０の出力信号ＳＴＲＤＹ＝
“１”となる。ＩＢＵＳに接続されたメモリにはＩＢＵ
Ｓに出力されたアドレス，データに従いデータが書き込
まれ、一連のデータＷＲＩＴＥの処理は終了する。

【００６８】次のクロックで保留要求信号ＯＭＤ＝
“０”となり、マイクロオーダＤＰＷＲが出力され、以
降の処理は今までの説明と同様に継続される。

【００６９】（２）メモリＲＥＡＤ動作（命令コードＱ
０＝ｍ）：メモリＲＥＡＤ動作についてのタイミングチ
ャートを図９に示している。命令制御部１０２は命令コ
ードＱ０＝ｍよりメモリＲＥＡＤ命令をデコードし、マ
イクロアドレスＭＰＣにｍを出力する。前述のメモリＷ
ＲＩＴＥの動作と同様にマイクロオーダＤＰＷＲ＝
“１”となり、ラッチ２１２にＤＢＵＳ上のアドレスを
ラッチする。

【００７０】次のクロックでマイクロアドレスＭＰＣは
ｍ＋１にインクリメントされ、マイクロオーダＬＤＲＱ
が“１”となる。これを受け図６のＦＦ１８３の出力信
号２５１は“１”になる。

【００７１】次のクロックでマイクロアドレスＭＰＣは
ｍ＋２にインクリメントされ、マイクロコードＭＳＴＬ
２＝“１”、ＭＳＴＬ１＝“０”、ＭＳＴＬ０＝“０”
となるが、ステータス信号ＬＤＲＤＹ＝“０”のため、
マイクロオーダＬＤＲＤは出力されず、保留要求信号Ｏ
ＭＤ＝“１”となる。また前クロックの信号２５１＝
“１”より信号２５３＝“１”、信号２５７＝“１”と
なる。

【００７２】次のクロックで、保留要求信号ＯＭＤ＝
“１”のためＭＰＣ＝ｍ＋２が保持される。前のクロッ
クの信号２５７＝“１”より信号Ｂ１＝“１”、これを
受けＦＦ１８３がリセットされ信号２５１＝“０”とな
る。

【００７３】次のクロックでも、保留要求信号ＯＭＤ＝
“１”のためマイクロアドレスＭＰＣが保持される。前
のクロックの信号Ｂ１＝“１”より信号Ｂ２＝“１”と
なりドライバ２１３を介してＩＢＵＳにアドレスが出力
される。

【００７４】次のクロックでも、保留要求信号ＯＭＤ＝
“１”のためマイクロアドレスＭＰＣが保持される。前
のクロックの信号Ｂ２＝“１”より信号Ｂ３＝“１”と
なる。

【００７５】次のクロックで保留要求信号ＯＭＤ＝
“１”のためマイクロアドレスＭＰＣが保持される。前
のクロックの信号Ｂ３＝“１”より信号Ｂ４＝“１”と
なりＩＢＵＳに接続されたメモリから出力された読み出
しデータをラッチ２１７に取り込み、ＦＦ１８１がセッ
トされ、ステータス信号ＬＤＲＤＹ＝“１”となる。

【００７６】次のクロックでは、ステータス信号ＬＤＲ
ＤＹの変化を受けマイクロオーダＬＤＲＤが出力され、
保留要求信号ＯＭＤ＝“０”となる。

【００７７】マイクロオーダーＬＤＲＤよりラッチ２１
７のデータがドライバ２１６を介してＤＢＵＳに出力さ
れ、命令制御部１０２はこの時のＤＢＵＳ上のデータを
取り込む。またフリツプフロップ１８１をリセットし、
ステータス信号ＬＤＲＤＹは“０”となる。

【００７８】次のクロックで、マイクロアドレスＭＰＣ
＝ｍ＋３となりマイクロオーダＥＮＤが出力される。こ
れにより命令制御部１０２は命令の終了を認識する。

【００７９】以上が正常な動作時の回路動作の説明であ
る。

【００８０】次に暴走検出部１０５がどのような暴走状
態を検出し、どのような誤動作を回避できるかを示すた
めに暴走検出部１０５を除去した状態で命令コードＱ０
がｎ＋１、ｎ＋２、ｍ＋１、ｍ＋２の場合を説明する。

【００８１】命令コードＱ０がｎ＋１の場合：命令コ
ードＱ０がｎ＋１の場合、命令制御部１０２は、マイク
ロアドレスＭＰＣにｎ＋１を出力する。よってマイクロ
オーダＳＴＲＱが出力される。以降ＭＰＣがｎ＋２、ｎ
＋３とインクリメントし、前述したデータＷＲＩＴＥの
動作と同様に遷移するが、マイクロオータＤＰＷＲが発
生していないため不定アドレスに対してデータの書き込
みが行われる。

【００８２】命令コードＱ０がｎ＋２の場合：命令コ
ードＱ０がｎ＋２の場合、命令制御部１０２は、マイク
ロアドレスＭＰＣにｎ＋２を出力する。よってマイクロ
オーダＳＴＷＲが出力され、ステータス信号ＳＴＲＤＹ
＝“０”となる。ステータス信号ＳＴＲＤＹはマイクロ
オーダＳＴＲＱから発生する信号Ｂ４によりセットされ
るが、この場合マイクロオーダＳＴＲＱが出力されてい
ないため“Ｑ”を保持し続ける。よって次にマイクロコ
ードがＭＳＴＬ２＝“０”、ＭＳＴＬ１＝“０”、ＭＳ
ＴＳ０＝“１”となった時信号ＤＰＷＲ’＝１、マイク
ロオーダＤＰＷＲ＝０、保留要求信号ＯＭＤ＝“１”の
まま動かなくなってしまう（デッドロック状態）。

【００８３】命令コードＱ０がｍ＋１の場合：命令コ
ードＱ０がｍ＋１の場合、命令制御部１０２は、マイク
ロアドレスＭＰＣにｍ＋１を出力する。よってマイクロ
オーダＬＤＲＱが出力される。以降ＭＰＣがｍ＋２、ｍ
＋３とインクリメントし、前述したデータＲＥＡＤの動
作と同様に遷移するが、マイクロオータＤＰＷＲが発生
していないため不定アドレスに対してデータの読み出し
が行われる。

【００８４】命令コードＱ０がｍ＋２の場合：命令コ
ードＱ０がｍ＋２の場合、命令制御部１０２は、マイク
ロアドレスＭＰＣにｍ＋２を出力する。よって信号ＬＤ
ＲＤ’＝“１”、通常ＬＤＲＤＹは“０”のため保留要
求信号ＯＭＤ＝“１”のまま動かなくなってしまう（デ
ッドロック状態）。

【００８５】以上４つの〜の異常動作について説明
したが、次に各々の場合について暴走検出部１０５を付
加した場合の動作を説明する。

【００８６】命令コードＱ０がｎ＋１の場合：命令コ
ードＱ０がｎ＋１の場合、命令制御部１０２は、マイク
ロアドレスＭＰＣにｎ＋１を出力し、マイクロオーダＳ
ＴＲＱが出力される。この時点でインバータ１５５の出
力は“１”のため２入力アンドゲート１６１は“１”
に、暴走検出信号ＲＥＳＲＱは“１”となる。これを受
けリセット信号ＲＥＳが“１”になり装置全体が初期化
される。マイクロオーダＳＴＲＱが出力されたタイミン
グでリセット信号ＲＥＳが“１”となるためメモリに対
する書き込みは回避される。

【００８７】命令コードＱ０がｎ＋２の場合：命令コ
ードＱ０がｎ＋２の場合、マイクロオーダＳＴＷＲが出
力された時点でインバータ１５６，１５７の出力が
“１”のため２入力アンドゲート１６２，１６３が
“１”となり、よって暴走検出信号ＲＥＳＲＱは“１”
となる。

【００８８】これを受けリセット信号ＲＥＳが“１”に
なり装置全体が初期化される。よってデッドロック状態
に陥るのを回避できる。

【００８９】命令コードＱ０がｍ＋１の場合：命令コ
ードＱ０がｍ＋１の場合、命令制御部１０２は、マイク
ロアドレスＭＰＣにｍ＋１を出力し、マイクロオーダＬ
ＤＲＱが出力される。この時点でインバータ１５２の出
力は“１”のため２入力アンドゲート１５８は“１”
に、暴走検出信号ＲＥＳＲＱは“１”となる。これを受
けリセット信号ＲＥＳが“１”になり装置全体が初期化
される。マイクロオーダＬＤＲＱが出力されるタイミン
グでリセット信号ＲＥＳが“１”となるためメモリに対
する読み出しは回避される。

【００９０】命令コードＱ０がｍ＋２の場合：命令コ
ードＱ０がｍ＋２の場合、信号ＬＤＲＤ’が出力された
時点でインバータ１５３，１５４の出力が“１”のため
２入力アンドゲート１５９，１６０が“１”となり、よ
って暴走検出信号ＲＥＳＲＱは“１”となる。これを受
けリセット信号ＲＥＳが“１”になり装置全体が初期化
される。よってデッドロック状態に陥るのを回避でき
る。

【００９１】すなわち、図７の暴走検出部１０５におい
ては、ある命令コードＱ０に対してマイクロデコーダ１
０３から生成されるべき一連のマイクロオーダＤＰＷ
Ｒ，ＬＤＲＱがこの順に発生され実行される必要がある
場合、ＦＦ１４０と、ラッチ１４６と、インバータ１５
２と、アンドゲート１５８とによりその実行順序を検出
するようになっている。

【００９２】具体的には、ＦＦ１４０のセット入力へ第
１番目のマイクロオーダＤＰＷＲを、第２番目のセット
入力へマイクロオーダＬＤＲＱを夫々印加し、このＦＦ
１４０のＱ出力をラッチ１４６にて取込みフラグをセッ
トする。従って、このラッチ１４６のフラグは第１番目
のマイクロオーダＤＰＷＲの実行があれば“１”を示
し、なければ“０”を示し、以降の状態を保持し、イン
バータ１５２を介してアンドゲート１５８へその状態が
伝わる。

【００９３】よって、第２番目のマイクロオーダＬＤＲ
Ｑが続いて実行されれば、アンドゲート１５８の出力は
“０”を示し異常は告知されない。しかし、第１番目の
マイクロオーダＤＰＷＲが実行されない状態（ラッチ１
４６のフラグは“０”）で第２番目のマイクロオーダＬ
ＤＲＱが実行されるとアンドゲート１５８の２入力は共
に“１”となり、その出力に“１”が現れ異常が告知さ
れる。こうして、マイクロオーダの実行順序の適否の検
出が可能となる。

【００９４】マイクロオーダＤＰＷＲとＬＤＲＤ’，Ｌ
ＤＲＱとＬＤＲＤ’，ＤＰＷＲとＳＴＲＱ，ＤＰＷＲと
ＳＴＷＲ，ＳＴＲＱとＳＴＷＲ等の実行順序の各検出
が、ＦＦ１４１〜１４５，ラッチ１４７〜１５１等によ
り同様に行われる。

【００９５】図１０は本発明の特徴部分である暴走検出
部１０５の他の実施例を示す回路図であり、図７の例に
比し構成素子の減少を図ったものである。

【００９６】図１０の暴走検出部は、信号ＤＰＷＲをセ
ット入力、信号ＬＤＲＱをリセット入力、クロック信号
Ｃ２をクロック入力、リセット信号ＲＥＳをリセット入
力とするＦＦ７０２と、ＦＦ７０２の出力信号を入力と
し、クロック信号Ｃ１をクロック入力とし、信号７２１
を出力するラッチ７０８と、信号７２１を入力とするイ
ンバータ７１２と、インバータ７１２の出力信号及び信
号ＬＤＲＤ’を入力とする２入力アンドゲート７１６と
を有する。

【００９７】また信号７２１及び信号ＬＤＲＤ’を入力
とする２入力アンドゲート７０６と、２入力アンドゲー
ト７０６の出力信号をセット入力、信号ＬＤＲＱをリセ
ット入力、クロック信号Ｃ２をクロック入力、リセット
信号ＲＥＳをリセット入力とするＦＦ７０３と、ＦＦ７
０３の出力を入力、クロック信号Ｃ１をクロック入力と
するラッチ７０９と、ラッチ７０９の出力信号を入力と
するインバータ７１３と、インバータ７１３の出力及び
信号ＬＤＲＱを入力とする２入力アンドゲート７１７と
を有する。

【００９８】更に、信号ＤＰＷＲをセット入力、信号Ｓ
ＴＲＱをリセット入力、クロック信号Ｃ２をクロック入
力、リセット信号ＲＥＳをリセット入力とするＦＦ７０
４と、ＦＦ７０４の出力信号を入力、クロック信号Ｃ１
をクロック入力とし信号７２２を出力するラッチ７１０
と、信号７２２を入力とするインバータ７１４と、イン
バータ７１４の出力信号及び信号ＳＴＷＲを入力とする
２入力アンドゲート７１８とを有する。

【００９９】更にはまた、信号７２２及び信号ＳＴＷＲ
を入力とする２入力アンドゲート７０７と、２入力アン
ドゲート７０７の出力信号をセット入力、信号ＳＴＷＲ
をリセット入力、クロック信号Ｃ２をクロック入力、リ
セット信号ＲＥＳをリセット入力とするＦＦ７０５と、
ＦＦ７０５の出力信号を入力、クロック信号Ｃ１をクロ
ック入力とするラッチ７１１と、ラッチ７１１の出力信
号を入力とするインバータ７１５と、インバータ７１５
の出力信号及び信号ＳＴＲＱを入力とする２入力アンド
ゲート７１９とを有し、２入力アンドゲート７１６，７
１７，７１８，７１９を入力とし、暴走検出信号ＲＥＳ
ＲＱを出力する４入力オアゲート７２０より構成され
る。

【０１００】次に本ブロックを図１の情報処理装置に暴
走検出部１０５に用いた場合の動作を先の実施例（図
７）と同様に説明する。

【０１０１】命令コードＱ０がｎ＋１の場合：命令コ
ードＱ０がｎ＋１の場合、マイクロオーダＳＴＲＱが出
力される。この時点でインバータ７１４の出力信号が
“１”のため２入力アンドゲート７１８の出力が
“１”、暴走検出信号ＲＥＳＲＱが“１”となる。これ
を受けリセット信号ＲＥＳが“１”になり装置全体が初
期化される。

【０１０２】命令コードＱ０がｎ＋２の場合：命令コ
ードＱ０がｎ＋２の場合、マイクロオーダＳＴＲＱが出
力される。この時点でインバータ７１５の出力信号が
“１”のため２入力アンドゲート７１９の出力が
“１”、暴走検出信号ＲＥＳＲＱが“１”となる。これ
を受けリセット信号ＲＥＳが“１”になり装置全体が初
期化される。

【０１０３】命令コードＱ０がｍ＋１の場合：命令コ
ードＱ０がｍ＋１の場合、マイクロオーダＳＴＲＱが出
力される。この時点でインバータ７１２の出力信号が
“１”のため２入力アンドゲート７１６の出力が
“１”、暴走検出信号ＲＥＳＲＱが“１”となる。これ
を受けリセット信号ＲＥＳが“１”になり装置全体が初
期化される。

【０１０４】命令コードＱ０がｍ＋２の場合：命令コ
ードＱ０がｍ＋２の場合、信号ＬＤＲＤ’が出力され
る。

【０１０５】この時点でインバータ７１３の出力信号が
“１”のため２入力アンドゲート７１７の出力が
“１”、暴走検出信号ＲＥＳＲＱが“１”となる。これ
を受けリセット信号ＲＥＳが“１”になり装置全体が初
期化される。

【０１０６】本例では、命令コードＱ０に対してマイク
ロオーダＤＰＷＲ，ＬＤＲＱ，ＬＤＲＤ’がこの順に生
成実行される必要がある点に着目して、第１番目のマイ
クロオーダＤＰＷＲと第２番目のマイクロオーダＬＤＲ
Ｑとの実行順序をＦＦ７０２，ラッチ７０８，インバー
タ７１２，アンドゲート７１６（図７のＦＦ１４０，ラ
ッチ１４６，インバータ１５２，アンドゲート１５８に
夫々対応）にて検出し、第３番目のマイクロオーダＬＤ
ＲＤ’が第２番目のマイクロオーダＬＤＲＱに続いて実
行されるかどうかを、アンドゲート７０６，ＦＦ７０
３，ラッチ７０９，インバータ７１３，アンドゲート７
１７にて検出している。

【０１０７】すなわち、第１のマイクロオーダＤＰＷＲ
の実行はラッチ７０８のフラグ状態により判定できるの
で、このフラグと第２番目のマイクロオーダＬＤＲＱの
信号とをアンドゲート７０６へ夫々入力して、第１及び
第２番目のマイクロオーダＤＰＷＲ，ＬＤＲＱが共に実
行されていればアンドゲート７０６にて“１”を出力し
てＦＦ７０３へセットする様にしている。

【０１０８】従って、ラッチ７０９には、両マイクロオ
ーダＤＰＷＲ，ＬＤＲＱの実行済み状態がフラグとして
セットされていることになり、よって、第３番目のマイ
クロオーダＬＤＲＤ’の実行タイミングとラッチ７０９
のフラグ出力のインバータ７１３による反転出力とをア
ンドゲート７１７にてアンドをとれば、これ等３つのマ
イクロオーダの実行順序の適否が判定できるのである。

【０１０９】マイクロオーダＤＰＷＲと他のマイクロオ
ーダＳＴＲＱ，ＳＴＷＲについても同様に実行順序が判
定できるものである。

【０１１０】

【発明の効果】以上述べた如く、本発明によれば、命令
コードに基づき予め定められた一連のマイクロオーダの
実行生成順序を観察して暴走を検出するようにしたの
で、リアルタイムの暴走検出ができ、よってデータ破壊
やシステム異常を未然に回避できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】命令制御部１０２の動作を示す図である。

【図３】マイクロデコーダ１０３の動作を示す図であ
る。

【図４】マイクロデコーダ１０３の具体例回路図であ
る。

【図５】マイクロＲＯＭ１０１の入出力関係を示す図で
ある。

【図６】バス制御部１０４の具体例回路図である。

【図７】暴走検出部１０５の一例を示す回路図である。

【図８】本発明の実施例のメモリＷＲＩＴＥ動作を示す
タイムチャートである。

【図９】本発明の実施例のメモリＲＥＡＤ動作を示すタ
イムチャートである。

【図１０】暴走検出部１０５の他の例を示す回路図であ
る。

【図１１】従来の暴走検出回路の例を示す図である。

【図１２】従来の暴走検出回路の他の例を示す図であ
る。

【図１３】図１２の回路の動作例を示すタイムチャート
である。

【符号の説明】

１０１マイクロＲＯＭ１０２命令制御部１０３マイクロデコーダ１０４バス制御部１０５暴走検出部１０６オアゲート１０７インバータ１４０〜１４５ＦＦ１４６〜１５１ラッチ１５２〜１５７インバータ１５８〜１６３アンドゲート１６４オアゲート７０２〜７０５ＦＦ７０６，７０７，７１６〜７１９アンドゲート７０８〜７１１ラッチ７１２〜７１５インバータ７２０オアゲート

Claims

(57)【特許請求の範囲】

【請求項１】入力される命令コードに基き一連のマイ
クロコードを出力するマイクロコード出力手段と、この
マイクロコード出力手段により出力されるマイクロコー
ドより予め定められた一連のマイクロオーダを生成する
マイクロオーダ生成手段とを有する情報処理装置であっ
て、この一連のマイクロオーダの実行順序を検出してこ
の検出結果に応じて異常信号を生成する実行順序検出手
段を含むことを特徴とする情報処理装置。
【請求項２】前記一連のマイクロオーダは順次実行さ
れる第１及び第２のマイクロオーダを有し、前記実行順
序検出手段は、前記第１のマイクロオーダの実行に応答
して当該実行を示すフラグがセットされるセット手段
と、前記フラグと前記第２のマイクロオーダの実行結果
とに応じて前記異常信号を生成する生成手段とを含むこ
とを特徴とする請求項１記載の情報処理装置。
【請求項３】前記セット手段は、前記第１及び第２の
マイクロオーダの実行に夫々応答してセット及びリセッ
トされるフリップフロップと、前記フリップフロップの
出力を取込むフラグ手段とからなり、前記生成手段は、
前記フラグがリセット状態を示しかつ前記第２のマイク
ロオーダの実行結果が実行を示すときに前記異常信号を
発生するゲート手段とからなることを特徴とする請求項
２記載の情報処理装置。
【請求項４】前記一連のマイクロオーダは順次実行さ
れる第１〜第３のマイクロオーダを有し、前記実行順序
検出手段は、前記第１のマイクロオーダの実行に応答し
て当該実行を示すフラグがセットされる第１のセット手
段と、前記フラグと前記第２のマイクロオーダの実行結
果とに応じて第１の異常信号を生成する手段と、前記第
１のセット手段のセット出力と前記第２のマイクロオー
ダの実行結果とに応じて前記第１及び第２のマイクロオ
ーダの実行を示すフラグがセットされる第２のセット手
段と、前記第２のセット手段のフラグと前記第３のマイ
クロオーダの実行結果とに応じて第２の異常信号を生成
する手段とを含むことを特徴とする請求項１記載の情報
処理装置。
【請求項５】前記第１のセット手段は、前記第１及び
第２のマイクロオーダの実行に夫々応答してセット及び
リセットされる第１のフリップフロップと、前記フリッ
プフロップの出力を取込む第１のフラグ手段とからな
り、前記第２のセット手段は、前記第１のフラグ手段の
フラグと前記第２のマイクロオーダの実行結果とをセッ
ト入力とし前記第３のマイクロオーダの実行結果をリセ
ット入力とする第２のフリップフロップと、この第２の
フリップフロップの出力を取込む第２のフラグ手段とか
らなることを特徴とする請求項４記載の情報処理装置。
【請求項６】前記第１のフラグがリセット状態を示し
かつ前記第２のマイクロオーダの実行結果が実行を示す
ときに前記第１の異常信号を生成し、前記前記第２のフ
ラグがリセット状態を示しかつ前記第３のマイクロオー
ダの実行結果が実行を示すときに前記第２の異常信号を
生成するよう構成されており、これ等第１及び第２の異
常信号の少なくとも１つが異常を示すときに異常信号を
生成する手段を含むことを特徴とする請求項５記載の情
報処理装置。