JP3114909B2 - プログラマブルコントローラの演算エラー処理方法 - Google Patents
プログラマブルコントローラの演算エラー処理方法Info
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- JP3114909B2 JP3114909B2 JP05043677A JP4367793A JP3114909B2 JP 3114909 B2 JP3114909 B2 JP 3114909B2 JP 05043677 A JP05043677 A JP 05043677A JP 4367793 A JP4367793 A JP 4367793A JP 3114909 B2 JP3114909 B2 JP 3114909B2
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Description
処理と、エラー検出時のエラー対処理を別個の演算プロ
セッサで行なうプログラマブルコントローラの演算エラ
ー処理方法に関する。
と略す)が実行する制御内容は、シーケンス制御と数値
演算制御に大別できる。当初のPCは、リレー盤の機能
であるシーケンス制御(いわゆる、オン/オフのビット
単位の論理の制御)のみを実行するものであったが、最
近のPCの殆どは、数値演算制御機能(いわゆる、ワー
ド単位のどちらかと言えば量の制御)を持ち、また、経
済性の観点から、データ処理機能といったコンピュータ
的機能をも付加してきている。
ND,ORに代表されるようないわゆる論理演算と、四
則演算のようないわゆる算術演算等がある。PCの制御
処理を高速化する目的のために、算術演算を専門的に行
う第2演算プロセッサ(演算回路で構成される)と、シ
ステム制御処理を実行する第1演算プロセッサ(CP
U)とを2つ設け、並行処理を行なっている。
は演算結果にエラーが発生しているか否かのチェックを
行ってそのチェック結果を第1演算プロセッサに引き渡
す。このために、従来では図2に示すように第1演算プ
ロセッサ100と第2演算プロセッサ120との間にフ
ラグ情報記憶回路110を設けている。フラグ情報はエ
ラーの有無を1/0のビットで示す情報であり、演算の
種類毎に定められる。
て、図3〜図9により詳しく説明する。
される機械語の例と、第2演算プロセッサ120内のオ
ペコード部のデコード回路2を示し、デコード結果とし
て、加算命令3や除算命令4などが識別され、対応の演
算回路へ出力される。
図4は、一般的に知られている2入力1出力の加算器
で、桁上がりした場合“1”となるキャリィアウト5が
ついている。これは、図5に示すように加算命令3とA
ND(アンド)されOF(オーバーフローフラグ)セッ
ト条件6となり、命令の終了を示すクロック7でフリッ
プフロップ8にセットされ、オーバーフローフラグ9と
なる。これら基本的なハード構成を用いた加算処理フロ
ーを図8に示す。前記したように、第2演算プロセッサ
120側で加算命令を実行15の後第1演算プロセッサ
100側ではフラグ情報記憶回路110内の加算器対応
のオーバーフローフラグ9の確認16を行い、オーバー
フローが発生していれば、エラー処理17を行う必要が
ある。そのオーバーフロー時のエラー処理17は、シス
テムにより異なるが、たとえば加算結果データを任意デ
ータ(例えば、全てのビットを“1”または“0”とす
る)に書き換えることや、オーバーフロー発生履歴を残
すなどのエラー処理を行う。
図6は、除算器10、割る数に相当するデータが“0”
か否かを検証するゼロ検証回路(ゼロエラー検知回路)
11を示している。割る数がゼロの場合、ゼロ信号12
が“1”になる。これは、図7に示すように除算命令4
とANDされEF(エラーフラグ)セット条件13とな
り、命令の終了を示すクロック7でフリップフロップに
セットされ、エラーフラグ14となる。これら基本的な
ハード構成を用いた除算処理フローを図9に示す。加算
命令と同様に、第1プロセッサ100は第2プロセッサ
120による除算命令実行18後エラーフラグ14の確
認19を行い、エラーが発生していれば、エラー処理2
0を行う。そのエラー処理20は、加算処理の場合と同
等である。
演算過程でのエラーや演算データの検証結果を判断する
ために、必ず、第1演算プロセッサ側で演算フラグを確
認する必要があり、第2演算プロセッサ側では第1演算
プロセッサ側での確認終了後、次の演算処理を開始する
ので、システム全体として、シーケンス演算の高速実行
が出来なかった。
の確認をする必要のないプログラマブルコントローラの
演算エラー処理方法を提供することとする。
るために、本願発明は、シーケンス命令で規定された四
則演算を第2の演算プロセッサで実行し、前記四則演算
に用いたデータまたは該四則演算の演算結果にデータエ
ラーが生じたときには、第1の演算プロセッサで、エラ
ー関連処理を行なうプログラマブルコントローラの演算
エラー処理方法において、前記データエラーが生じたと
きには、前記第2の演算プロセッサから前記第1の演算
プロセッサに割込信号を送信し、前記第2の演算プロセ
ッサは前記割込信号の送信時に前記データエラーの内容
を示すコード信号を前記第1の演算プロセッサに送信
し、前記第1の演算プロセッサは前記エラー関連処理に
先立って、前記コード信号から実行すべきエラー関連処
理の内容を識別することを特徴とする。
算処理が正常に行われた場合には、第1演算プロセッサ
側では演算フラグを確認する必要がない点に着目してい
る。
示すコード信号を第1演算プロセッサに与えるので第1
演算プロセッサ側では1個の割込信号で複数種のエラー
関連処理を実行できる。
に説明する。
て、エラーの種類内容を第1の演算プロセッサに知らせ
るようにした第1実施例を図10に示す。
0のラッチ21は加算器,除算器のいずれかにデータエ
ラーが発生すると、第1演算プロセッサ200への割込
信号interruptを発生する。ラッチ23は、エ
ラーの発生した演算器のデータエラー検知信号をラッチ
し、q1又はq2の対応出力信号のレベルをオンする。
第1演算プロセッサ200は割込信号interrup
tの入力に応じて、図11の制御手順を割込的に実行す
る。すなわち、ラッチ23の出力を読取り、出力の示す
コードからエラー内容を識別し(ステップ26)、対応
のエラー処理を実行する。
回路を第2演算プロセッサが有する場合は、図12に示
すようにエラー検知信号群をデコーダ24によりデコー
ドしてエラー内容を示すコード信号を作成し、ラッチ2
3から出力するとよい。
複数の演算回路で構成する例を示したが、ソフトウェア
で演算を行うプロセッサにも本発明を適用できる。この
場合は、第2の演算プロセッサがデータエラーを検知
後、図10,図12のような割込信号発生回路を起動
し、第1の演算プロセッサに割込み処理を実行させる。
ば、従来、第1の演算プロセッサ側で必要であったデー
タエラーの有無の確認処理が不要となり、また、データ
エラー有無情報を転送するためのフラグ記憶回路が不要
となるので、プログラマブルコントローラの高速化,簡
素化に寄与することができる。
る。
回路図である。
回路図である。
回路図である。
回路図である。
回路図である。
る。
る。
ブロック図である。
手順を示すフローチャートである。
ブロック図である。
Claims (1)
- 【請求項1】 シーケンス命令で規定された四則演算を
第2の演算プロセッサで実行し、前記四則演算に用いた
データまたは該四則演算の演算結果にデータエラーが生
じたときには、第1の演算プロセッサで、エラー関連処
理を行なうプログラマブルコントローラの演算エラー処
理方法において、 前記データエラーが生じたときには、前記第2の演算プ
ロセッサから前記第1の演算プロセッサに割込信号を送
信し、 前記第2の演算プロセッサは前記割込信号の送信時に前
記データエラーの内容を示すコード信号を前記第1の演
算プロセッサに送信し、前記第1の演算プロセッサは前
記エラー関連処理に先立って、前記コード信号から実行
すべきエラー関連処理の内容を識別することを特徴とす
るプログラマブルコントローラの演算エラー処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05043677A JP3114909B2 (ja) | 1993-03-04 | 1993-03-04 | プログラマブルコントローラの演算エラー処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05043677A JP3114909B2 (ja) | 1993-03-04 | 1993-03-04 | プログラマブルコントローラの演算エラー処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06259117A JPH06259117A (ja) | 1994-09-16 |
JP3114909B2 true JP3114909B2 (ja) | 2000-12-04 |
Family
ID=12670476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05043677A Expired - Lifetime JP3114909B2 (ja) | 1993-03-04 | 1993-03-04 | プログラマブルコントローラの演算エラー処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3114909B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3844552B2 (ja) | 1997-02-26 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1993
- 1993-03-04 JP JP05043677A patent/JP3114909B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06259117A (ja) | 1994-09-16 |
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