JPH03196352A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にバスサイクル
の制御、すなわち記憶装置や入出力装置とのデータ転送
における制御信号のアクティブタイミングを制御するマ
イクロプロセッサに関する。

〔従来の技術〕

従来、この種のマイクロプロセッサは、バスサイクルを
起動すると、記憶装置（以下、メモリと称す）や入出力
装置（以下、Ｉｌｏと称す）への制御信号があるｉ定の
（固定した）タイミングてアクティブとなるように構成
されている。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサは、バスサイクルに
おける制御信号のアクティブタイミングがバスサイクル
の起動時から一定時間後にアクティブとなるように固定
されているので、Ｉｌｏの種類によっては書き込み回復
時間を長くとらねばならず、しかもこの場合には、書き
込み動作を連続しないように、ソフト的な配慮を必要と
するという欠点がある。

また、従来のマイクロプロセッサはその動作周波数をハ
ード的に変えた場合、最適なバスサイクルシーケンスに
近くするには、ダミーの命令（書き込みサイクルが連続
しないための処理）を増やしたり、あるいは減らしたり
する必要が生じるという欠点がある。

本発明の目的は、かかるバスサイクルにおけるアクティ
ブタイミングのソフトウェア設計を容易にするとともに
、バスの使用効率を向上させるマイクロプロセッサを提
供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、外部信号によりデータ
の書き込みおよび読み出し用の制御信号を活性化するタ
イミングを制御するステート生成回路と、前記ステート
生成回路からの制御信号により記憶装置および入出力装
置へのバスを制御するバス制御回路とを有し、前記記憶
装置および入出力装置をアクセスする時のバスサイクル
を制御するように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すマイクロプロセッ
サのブロック図である。

第１図に示すように、本実施例はマイクロプロセッサ１
内部にステート生成回路２とバス制御回路３とを有して
構成される。このステート生成回路２は方形波信号のク
ロック（ＣＬＫ）４およびバスサイクルを起動させるた
めのアクセス要求信号５と、外部端子であるＲＥＤＹＦ
信号６およびＲＥＡＤＹＬ信号７とを入力し、ステート
Ｓ１信号８．ステートＳ２信号９およびステート生成回
路１０をバス制御回路３へ出力する。また、バス制御回
路３はステート信号群（Ｓｌ、３２゜ＳＩ）の信号状態
によりアドレスバス１１とメモリ・Ｉ１０制御信号バス
１２の変化タイミングを決定する。

第２図は第１図に示すステート生成回路の動作を説明す
るための状態遷移図である。

第２図に示すように、マイクロプロセッサ１の内部状態
としては、ＳＬ、Ｓ２．ＳＩのいずれかの状態であり、
各状態は１クロック単位で遷移する。

すなわち、ＡはＲＥＡＤＹＦ信号６がアクティブの時で
あり、ＢはＲＥＡＤＹＬ信号７がアクティブで且つ次の
アクセス要求５がない時である。また、Ｃ，Ｄ、Ｇはそ
れぞれＲＥＡＤＹＦ信号７がインアクティブ、ＲＥＡＤ
ＹＬ信号７がインアクティブアクセス要求信号５がない
時の状態である。更に、ＥはＲＥＡＤＹＬ信号７がアク
ティブで且つ次のアクセス要求がある時の状態であり、
Ｆはアクセス要求信号５があった時の状態である。

第３図は第１図におけるマイクロプロセッサのバスサイ
クル動作を説明するためのタイミング図である。

第３図に示すように、アクセス要求信号５がアクティブ
となると、ステート生成回路２はＳ１状態となり、ステ
ートＳ１信号８が「１」になる。

このＳ１状態では、アドレスバス１１にアドレス情報を
出力し、バスサイクルが起動開始となる。

また、ステート生成回路２が８１状態では、クロック（
ＣＬＫ）の立ち上りでＲＥＡＤＹＦ信号６をサンプリン
グし、「１」であればＳ２状態へ遷移し、「０」であれ
ばＳ１状態に遷移する。

次に、Ｓ２状態になると、アドレスバス１１にアドレス
情報を出力し続けるとともに、メモリ・Ｉ１０制御信号
１２をアクティブとする。また、このＳ２状態ではクロ
ック（ＣＬＫ）の立ち上りでＲＥＡＤＹ信号７をサンプ
リングし、「１」であればＳ１状態がＳＩ状態へ遷移し
、「０」であればＳ２状態に遷移する。さらに、Ｓ１状
態かＳＩ状態へ遷移する場合にはメモリ・Ｉ１０制御信
号１２をインアクティブとする。

このように、メモリやＩｌｏへの書き込み、読み出し制
御信号１２はマイクロプロセッサ１の外部より入力する
信号のタイミングに応じてアクティブとなるタイミング
を可変にできるので、バスの使用効率を高めることがで
きる。

第４図は本発明の第二の実施例を示すマイクロプロセッ
サのブロック図である。

第４図に示すように、本実施例はマイクロプロセッサ１
の内部にステート生成回路２とバス制御回路３とを有す
るのは、前述した第一の実施例と同様であるが、ステー
ト生成回路２は方形波信号のクロック（ＣＬＫ）４およ
びバスサイクルを起動させるためのアクセス要求信号５
と、外部端子であるＲＥＡＤＹ信号１３とを入力する点
が異なっている。また、ステート生成回路２から出力さ
れるステートＳ１信号８．ステートＳ２信号９、ステー
ト生成回路１０をバス制御回路１０３へ出力すること、
およびバス制御回路３がステート信号群（ＳＬ、Ｓ２．
ＳＩ）の信号状態によりアドレスバス１１とメモリ・Ｉ
１０制御信号（バス）１２の変化タイミングを決定する
ことは第一の実施例と同様である。

要するに、本実施例では、Ｓ１状態でサンプリングする
外部信号と８２状態でサンプリングする外部信号ＲＥＡ
ＤＹ信号１３に共用させたものであり、これにより第一
の実施例に対して端子数を減らすことができるという利
点がある。

〔発明の効果〕

以上説明したように、本発明のマイクロプロセッサは、
Ｓ１状態からＳ２状態への遷移を外部信号により制御す
ることにより、メモリやＩｌｏへの書き込みおよび読み
出し用の制御信号のアクティブになるタイミングを可変
にすることができるので、リカバリタイムを長く必要と
するＩｌｏをシステムに取り込む際のソフトウェア設計
がハードウェアの制・限を考慮することなく最適なバス
サイクルタイミングに設計でき、しかもバスの使用効率
を高めることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すマイクロプロセッ
サのブロック図、第２図は第１図に示すステート生成回
路の動作を説明するための状態遷移図、第３図は第１図
におけるマイクロプロセッサのバスサイクル動作を説明
するためのタイミング図、第４図は本発明の第二の実施
例を示すマイクロプロセッサのブロック図である。 １・・・マイクロプロセッサ、２・・・ステート生成回
路、３・・・バス制御回路、４・・・クロック信号、５
・・アクセス要求信号、６，７．１３・・外部ＲＥＡＤ
Ｙ信号、８・・・ＳＩ信号、９・・・Ｓ２信号、１０・
・ＳＩ倍信号１１・・・アドレスバス、１２・・・メモ
リＩ１０制御信号バス。

Claims (1)

【特許請求の範囲】
1. 外部信号によりデータの書き込みおよび読み出し用の制
   御信号を活性化するタイミングを制御するステート生成
   回路と、前記ステート生成回路からの制御信号により記
   憶装置および入出力装置へのバスを制御するバス制御回
   路とを有し、前記記憶装置および入出力装置をアクセス
   する時のバスサイクルを制御することを特徴とするマイ
   クロプロセッサ。