JPH11126480A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11126480A JPH11126480A JP9292155A JP29215597A JPH11126480A JP H11126480 A JPH11126480 A JP H11126480A JP 9292155 A JP9292155 A JP 9292155A JP 29215597 A JP29215597 A JP 29215597A JP H11126480 A JPH11126480 A JP H11126480A
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- Japan
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- parameter
- timing
- external device
- bus
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Abstract
(57)【要約】
【課題】 高速ページモードとEDOモードのモード切
り替えを意識すること無く、アクセスタイムを最適化
し、EDOモードのメリットを最大限に生かしたメモリ
制御方式を提供する。 【解決手段】 メモリ制御回路4は、CAS信号15を
アサートした時点からリードパラメタレジスタ2に設定
されたパラメタTrdをカウントした時点で、データ入力
レジスタ6のイネーブル信号をアサートし、データ入力
レジスタ6にDRAM13が出力するデータを格納す
る。
り替えを意識すること無く、アクセスタイムを最適化
し、EDOモードのメリットを最大限に生かしたメモリ
制御方式を提供する。 【解決手段】 メモリ制御回路4は、CAS信号15を
アサートした時点からリードパラメタレジスタ2に設定
されたパラメタTrdをカウントした時点で、データ入力
レジスタ6のイネーブル信号をアサートし、データ入力
レジスタ6にDRAM13が出力するデータを格納す
る。
Description
【0001】
【発明の属する技術分野】本発明は、高速ページモード
あるいはEDO(Extended Data Out)モード(ハイパ
ー・ページモード)を有する半導体装置に関する。
あるいはEDO(Extended Data Out)モード(ハイパ
ー・ページモード)を有する半導体装置に関する。
【0002】
【従来の技術】 近年の電子技術の発展に
より、マイクロコンピュータやDRAMに代表されるメ
モリ等の半導体装置が普及し、あらゆる分野で用いられ
ている。
より、マイクロコンピュータやDRAMに代表されるメ
モリ等の半導体装置が普及し、あらゆる分野で用いられ
ている。
【0003】マイクロコンピュータとDRAM及び周辺
デバイスにより構成されるマイコンシステムは、あらゆ
る電子機器に搭載され幅広い応用分野を示しており、特
に携帯機器等の組み込み分野への応用は、低コスト、低
消費電力、高性能のマイコンシステムが要望されてい
る。
デバイスにより構成されるマイコンシステムは、あらゆ
る電子機器に搭載され幅広い応用分野を示しており、特
に携帯機器等の組み込み分野への応用は、低コスト、低
消費電力、高性能のマイコンシステムが要望されてい
る。
【0004】マイクロコンピュータは動作周波数の向上
により高性能化を図ってきたが、マイクロコンピュータ
に接続する外部デバイスの動作速度がこれに追従する事
ができないために、マイコンシステムにおいてはマイク
ロコンピュータとDRAM間のデータ転送の効率化がシ
ステム高性能化の鍵となっている。
により高性能化を図ってきたが、マイクロコンピュータ
に接続する外部デバイスの動作速度がこれに追従する事
ができないために、マイコンシステムにおいてはマイク
ロコンピュータとDRAM間のデータ転送の効率化がシ
ステム高性能化の鍵となっている。
【0005】DRAMには高速アクセスのために、高速
ページモードあるいはEDOモード(ハイパー・ページ
モード)が備えられており、このモードを効率良く使用
すれば高速なデータ転送が可能になる。
ページモードあるいはEDOモード(ハイパー・ページ
モード)が備えられており、このモードを効率良く使用
すれば高速なデータ転送が可能になる。
【0006】図7(a)、(b)にDRAMリードアク
セスの動作タイミング図を示す。図7(a)は同一タイ
ミングで変化するアドレス、RAS(Row Address Stro
be)信号、CAS(Column Address Strobe)信号、R
E(Read Enable)信号に対して、高速ページモードと
EDOモードにおけるリードデータ出力の違いを示した
図である。EDOモードでは、リードデータの出力が次
のCASサイクルまで保持できるようになり、高速ペー
ジモードよりもCASプリチャージ時間だけ出力が拡張
されている。
セスの動作タイミング図を示す。図7(a)は同一タイ
ミングで変化するアドレス、RAS(Row Address Stro
be)信号、CAS(Column Address Strobe)信号、R
E(Read Enable)信号に対して、高速ページモードと
EDOモードにおけるリードデータ出力の違いを示した
図である。EDOモードでは、リードデータの出力が次
のCASサイクルまで保持できるようになり、高速ペー
ジモードよりもCASプリチャージ時間だけ出力が拡張
されている。
【0007】マイコンシステムにおいてこのようなメモ
リを使用する場合、高速ページモードではCAS立上り
(図7(a)の矢印)でリードデータがマイコン内に取
り込まれる。
リを使用する場合、高速ページモードではCAS立上り
(図7(a)の矢印)でリードデータがマイコン内に取
り込まれる。
【0008】一方、EDOモードではリードデータの出
力が拡張されているために、マイコンがCAS立上り以
降にリードデータを取り込むことが可能であれば、高速
ページモードと同じCASアクセス時間を保証し、かつ
CASサイクル時間を短縮することが可能となる。図7
(b)に示されるように、マイコンがCAS立上り以降
にリードデータを取り込んだ場合(図7(b)の矢
印)、CASアクセス時間≦CASパルス幅である必要
がないため、図7(a)と同じCASアクセス時間でも
CASサイクル時間を短縮できる。
力が拡張されているために、マイコンがCAS立上り以
降にリードデータを取り込むことが可能であれば、高速
ページモードと同じCASアクセス時間を保証し、かつ
CASサイクル時間を短縮することが可能となる。図7
(b)に示されるように、マイコンがCAS立上り以降
にリードデータを取り込んだ場合(図7(b)の矢
印)、CASアクセス時間≦CASパルス幅である必要
がないため、図7(a)と同じCASアクセス時間でも
CASサイクル時間を短縮できる。
【0009】このようなメモリの特徴を生かすため、従
来の半導体装置として、例えばマイクロプロセッサ SH7
708に採られている方法がある。この方法では、制御レ
ジスタにEDOモード指定ビットを設けている。EDO
モード未設定時は高速ページモード対応のメモリ制御と
なり、CAS立上りでリードデータがマイコン内に取り
込まれる。一方、EDOモード設定時は高速ページモー
ドに比べ 1/2CLK だけ遅れてリードデータがマイコン内
に取り込まれるような制御が行われている。
来の半導体装置として、例えばマイクロプロセッサ SH7
708に採られている方法がある。この方法では、制御レ
ジスタにEDOモード指定ビットを設けている。EDO
モード未設定時は高速ページモード対応のメモリ制御と
なり、CAS立上りでリードデータがマイコン内に取り
込まれる。一方、EDOモード設定時は高速ページモー
ドに比べ 1/2CLK だけ遅れてリードデータがマイコン内
に取り込まれるような制御が行われている。
【0010】
【発明が解決しようとする課題】図7(a)、(b)の
ように、高速ページモードとEDOモードを比較した場
合、CAS立上りからリードデータを取り込む時点まで
の差が、CASサイクル時間の短縮化、すなわちリード
サイクルを高速化するポイントである。
ように、高速ページモードとEDOモードを比較した場
合、CAS立上りからリードデータを取り込む時点まで
の差が、CASサイクル時間の短縮化、すなわちリード
サイクルを高速化するポイントである。
【0011】しかしながら前述したような従来の半導体
装置では、高速ページモードとEDOモードにおけるリ
ードデータの取り込みタイミングの差が固定であるた
め、マイコンの動作周波数が高くなるとこの差が小さく
なり、大きなアクセスタイムを持つメモリを使用する場
合はEDOモードの利点が出にくいという問題点があっ
た。また、高速ページモードとEDOモードという動作
の異なる2つのモードが存在するため、動作検証の項目
が増加し、結果としてテスト時間が長くなるという問題
点があった。
装置では、高速ページモードとEDOモードにおけるリ
ードデータの取り込みタイミングの差が固定であるた
め、マイコンの動作周波数が高くなるとこの差が小さく
なり、大きなアクセスタイムを持つメモリを使用する場
合はEDOモードの利点が出にくいという問題点があっ
た。また、高速ページモードとEDOモードという動作
の異なる2つのモードが存在するため、動作検証の項目
が増加し、結果としてテスト時間が長くなるという問題
点があった。
【0012】本発明はかかる点に鑑み、高速ページモー
ドとEDOモードのモード切り替えを意識すること無
く、アクセスタイムを最適化し、EDOモードのメリッ
トを最大限に生かした半導体装置を提供することを目的
とする。
ドとEDOモードのモード切り替えを意識すること無
く、アクセスタイムを最適化し、EDOモードのメリッ
トを最大限に生かした半導体装置を提供することを目的
とする。
【0013】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置は、クロックを受けて動作し、命
令に従ってデータを処理するデータ処理手段と、外部デ
バイスとの間でのアドレスおよびデータの転送路となる
バス手段と、前記バス手段上のデータを取り込むタイミ
ングを前記クロック単位に指定するパラメタを設定する
パラメタ設定手段と、前記データ処理手段から外部デバ
イスに対するリード要求を受けた時に、前記バス手段と
ともに前記外部デバイスに接続されるアクセス信号を生
成し、前記パラメタ設定手段に設定されたパラメタに従
ったタイミングで、前記バス手段からデータを取り込む
外部デバイス制御手段とを備えることを特徴とする。
に本発明の半導体装置は、クロックを受けて動作し、命
令に従ってデータを処理するデータ処理手段と、外部デ
バイスとの間でのアドレスおよびデータの転送路となる
バス手段と、前記バス手段上のデータを取り込むタイミ
ングを前記クロック単位に指定するパラメタを設定する
パラメタ設定手段と、前記データ処理手段から外部デバ
イスに対するリード要求を受けた時に、前記バス手段と
ともに前記外部デバイスに接続されるアクセス信号を生
成し、前記パラメタ設定手段に設定されたパラメタに従
ったタイミングで、前記バス手段からデータを取り込む
外部デバイス制御手段とを備えることを特徴とする。
【0014】これにより、高速ページモードとEDOペ
ージモードのモードを意識すること無く、アクセスタイ
ムを最適化したメモリアクセスを行うことが可能にな
る。
ージモードのモードを意識すること無く、アクセスタイ
ムを最適化したメモリアクセスを行うことが可能にな
る。
【0015】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1から図5を用いて説明する。
て、図1から図5を用いて説明する。
【0016】図1は本発明の実施の形態における半導体
装置の構成図である。図1において、12は本発明の実
施の形態における半導体装置、1はデータ処理手段、2
はリードデータの取り込みタイミングを指定するパラメ
タを記憶するリードパラメタレジスタ、3はリードパラ
メタ以外のアクセスタイミングパラメタを記憶するタイ
ミングパラメタレジスタ、4はメモリのリード/ライト
を制御するメモリ制御回路、5はメモリ制御回路4を制
御するステートマシン、6はメモリの出力するデータを
格納するデータ入力レジスタ、7はデータ処理手段1か
ら出力されたデータを格納するデータ出力レジスタ、8
はデータ処理手段1から出力されたアドレスを格納し、
必要に応じてアドレスをシフト出力するアドレス出力回
路であり、それぞれ入力されたクロック22に同期して
動作する。また9、10はデータの出力を制御するため
のトライステートバッファである。
装置の構成図である。図1において、12は本発明の実
施の形態における半導体装置、1はデータ処理手段、2
はリードデータの取り込みタイミングを指定するパラメ
タを記憶するリードパラメタレジスタ、3はリードパラ
メタ以外のアクセスタイミングパラメタを記憶するタイ
ミングパラメタレジスタ、4はメモリのリード/ライト
を制御するメモリ制御回路、5はメモリ制御回路4を制
御するステートマシン、6はメモリの出力するデータを
格納するデータ入力レジスタ、7はデータ処理手段1か
ら出力されたデータを格納するデータ出力レジスタ、8
はデータ処理手段1から出力されたアドレスを格納し、
必要に応じてアドレスをシフト出力するアドレス出力回
路であり、それぞれ入力されたクロック22に同期して
動作する。また9、10はデータの出力を制御するため
のトライステートバッファである。
【0017】リードパラメタレジスタ2とタイミングパ
ラメタレジスタ3とでパラメタ設定手段24が構成され
る。メモリ制御回路4、ステートマシン5、データ入力
レジスタ6、データ出力レジスタ7、トライステートバ
ッファ9、10とで外部デバイス制御手段11が構成さ
れる。13は半導体装置12に接続されてデータ処理手
段1がリード/ライトを行うDRAMである。14、1
5、16、17はそれぞれメモリ制御回路4がDRAM
13を制御するためのRAS信号、CAS信号、RE信
号、WE信号である。18、19はそれぞれ、データ入
力レジスタ6とデータ出力レジスタ7及びDRAM13
の間に設けられたデータバス、アドレスバスである。2
0はデータ処理手段1とアドレス出力回路8の間に設け
られたアドレスバスであり、21はデータ処理手段1と
リードパラメタレジスタ2とタイミングパラメタレジス
タ3とデータ入力レジスタ6及びデータ出力レジスタ7
の間に設けられたデータバスである。アドレス出力回路
8、データバス18、21、アドレスバス19、20と
でバス手段25が構成される。22は半導体装置12に
供給されるクロックであり、23はステートマシン5が
メモリ制御回路4に供給するステート情報である。
ラメタレジスタ3とでパラメタ設定手段24が構成され
る。メモリ制御回路4、ステートマシン5、データ入力
レジスタ6、データ出力レジスタ7、トライステートバ
ッファ9、10とで外部デバイス制御手段11が構成さ
れる。13は半導体装置12に接続されてデータ処理手
段1がリード/ライトを行うDRAMである。14、1
5、16、17はそれぞれメモリ制御回路4がDRAM
13を制御するためのRAS信号、CAS信号、RE信
号、WE信号である。18、19はそれぞれ、データ入
力レジスタ6とデータ出力レジスタ7及びDRAM13
の間に設けられたデータバス、アドレスバスである。2
0はデータ処理手段1とアドレス出力回路8の間に設け
られたアドレスバスであり、21はデータ処理手段1と
リードパラメタレジスタ2とタイミングパラメタレジス
タ3とデータ入力レジスタ6及びデータ出力レジスタ7
の間に設けられたデータバスである。アドレス出力回路
8、データバス18、21、アドレスバス19、20と
でバス手段25が構成される。22は半導体装置12に
供給されるクロックであり、23はステートマシン5が
メモリ制御回路4に供給するステート情報である。
【0018】図2はステートマシン5の状態遷移を示し
ている。ステートマシン5は、データ処理手段1からリ
ード/ライト要求信号がアサートされるまでIDLEス
テート100に留まり、リード/ライト要求信号のアサ
ート後にIDLEステート100から行アドレスアクセ
スステート101に遷移する。このときのステートマシ
ン5は、メモリ制御回路4が行アドレスアクセス終了信
号をアサートするまで行アドレスアクセスステート10
1に留まり、行アドレスアクセス終了信号アサート後に
行アドレスアクセスステート101から列アドレスアク
セスステート102に遷移する。このときのステートマ
シン5は、メモリ制御回路4が列アドレスアクセス終了
信号と、リード/ライト要求信号に従うアクセスがペー
ジアクセスであることを示すページアクセス信号の両方
がアサートされるまで列アドレスアクセスステート10
2に留まり、列アドレスアクセス終了信号ページアクセ
ス信号の両方がアサートされると列アドレスアクセスス
テート102からIDLEステート100に遷移する。
ている。ステートマシン5は、データ処理手段1からリ
ード/ライト要求信号がアサートされるまでIDLEス
テート100に留まり、リード/ライト要求信号のアサ
ート後にIDLEステート100から行アドレスアクセ
スステート101に遷移する。このときのステートマシ
ン5は、メモリ制御回路4が行アドレスアクセス終了信
号をアサートするまで行アドレスアクセスステート10
1に留まり、行アドレスアクセス終了信号アサート後に
行アドレスアクセスステート101から列アドレスアク
セスステート102に遷移する。このときのステートマ
シン5は、メモリ制御回路4が列アドレスアクセス終了
信号と、リード/ライト要求信号に従うアクセスがペー
ジアクセスであることを示すページアクセス信号の両方
がアサートされるまで列アドレスアクセスステート10
2に留まり、列アドレスアクセス終了信号ページアクセ
ス信号の両方がアサートされると列アドレスアクセスス
テート102からIDLEステート100に遷移する。
【0019】図3は、リードパラメタレジスタ2とタイ
ミングパラメタレジスタ3の構成を示している。301
は行アドレス出力期間Tardを設定するフィールド、30
2は行アドレス出力からRAS信号14アサートまでの
期間Tasrを設定するフィールド、303は列アドレス出
力からCAS信号15ネゲートまでの期間Tacdを設定す
るフィールド、304は列アドレス出力からCAS信号
15アサートまでの期間Tascを設定するフィールド、3
05はCAS信号15ネゲートから列アドレス出力まで
の期間Tcpを設定するフィールドである。301、30
2、303、304、305のフィールドからタイミン
グパラメタレジスタ3が構成される。また、306はC
AS信号15アサートからデータ18がデータ入力レジ
スタ6に取り込まれるまでの期間Trdを設定するフィー
ルドである。
ミングパラメタレジスタ3の構成を示している。301
は行アドレス出力期間Tardを設定するフィールド、30
2は行アドレス出力からRAS信号14アサートまでの
期間Tasrを設定するフィールド、303は列アドレス出
力からCAS信号15ネゲートまでの期間Tacdを設定す
るフィールド、304は列アドレス出力からCAS信号
15アサートまでの期間Tascを設定するフィールド、3
05はCAS信号15ネゲートから列アドレス出力まで
の期間Tcpを設定するフィールドである。301、30
2、303、304、305のフィールドからタイミン
グパラメタレジスタ3が構成される。また、306はC
AS信号15アサートからデータ18がデータ入力レジ
スタ6に取り込まれるまでの期間Trdを設定するフィー
ルドである。
【0020】以上のように構成された本発明の実施の形
態による半導体装置について、図4、図5、図6に示す
動作タイミング図を用いて以下その動作を説明する。
態による半導体装置について、図4、図5、図6に示す
動作タイミング図を用いて以下その動作を説明する。
【0021】動作の概略は、データ処理手段1から出力
されるリード/ライト要求信号により、ステートマシン
5を制御し、タイミングパラメタレジスタ3のパラメタ
に従って、メモリ制御回路4を動作させてメモリ制御信
号を生成するとともに、リードパラメタレジスタ2に従
ってメモリ制御回路4を動作させてリードデータの取り
込みタイミングを制御することで、DRAM13のリー
ドを行うものである。なお、リード動作においては、W
E信号17は常にネゲートされている。
されるリード/ライト要求信号により、ステートマシン
5を制御し、タイミングパラメタレジスタ3のパラメタ
に従って、メモリ制御回路4を動作させてメモリ制御信
号を生成するとともに、リードパラメタレジスタ2に従
ってメモリ制御回路4を動作させてリードデータの取り
込みタイミングを制御することで、DRAM13のリー
ドを行うものである。なお、リード動作においては、W
E信号17は常にネゲートされている。
【0022】(第1の設定例)ここでは、Tard=6、Ta
sr=3、Tacd=6、Tasc=2、Tcp=3、Trd=4と設定
した場合について、図4を用いて説明する。図4におい
てT0〜T25はそれぞれクロック22の1周期を表す
サイクルである。
sr=3、Tacd=6、Tasc=2、Tcp=3、Trd=4と設定
した場合について、図4を用いて説明する。図4におい
てT0〜T25はそれぞれクロック22の1周期を表す
サイクルである。
【0023】データ処理手段1はデータバス21を使用
して、リードパラメタレジスタ2、タイミングパラメタ
レジスタ3に上記の設定を与える。
して、リードパラメタレジスタ2、タイミングパラメタ
レジスタ3に上記の設定を与える。
【0024】サイクルT1でのデータ処理手段1からの
リード要求により、サイクルT2でステートマシン5は
行アドレスアクセスステート101へ遷移する。またサ
イクルT1においてメモリ制御回路4では、ステートマ
シン5のステートがIDLEステート100であるとい
うステート情報23とデータ処理手段1からのリード要
求を受けて、アドレス出力回路8に制御信号を出力する
と同時に、クロック22に従って、行アドレス出力期間
およびRAS信号アサートまでの期間のカウントを開始
する。サイクルT2でアドレス出力回路8はメモリ制御
回路4の制御信号に従い、データ処理手段1が出力する
アドレスを格納し、行アドレスに応じたシフトを行うこ
とでアドレスバス19に行アドレスを出力する。
リード要求により、サイクルT2でステートマシン5は
行アドレスアクセスステート101へ遷移する。またサ
イクルT1においてメモリ制御回路4では、ステートマ
シン5のステートがIDLEステート100であるとい
うステート情報23とデータ処理手段1からのリード要
求を受けて、アドレス出力回路8に制御信号を出力する
と同時に、クロック22に従って、行アドレス出力期間
およびRAS信号アサートまでの期間のカウントを開始
する。サイクルT2でアドレス出力回路8はメモリ制御
回路4の制御信号に従い、データ処理手段1が出力する
アドレスを格納し、行アドレスに応じたシフトを行うこ
とでアドレスバス19に行アドレスを出力する。
【0025】メモリ制御回路4は、ステートマシン5の
ステート情報23が行アドレスアクセスステート101
を示している間は、Tasr=3となるサイクルT5におい
てRAS信号をアサートし、Tard=6となるサイクルT
8で列アドレスが出力されるよう、サイクルT7におい
てアドレス出力回路8に制御信号を出力すると同時に、
行アドレスアクセス期間の終了を制御信号によってステ
ートマシン5に知らせる。ステートマシン5は、メモリ
制御回路4の制御信号に従って、サイクルT8で列アド
レスアクセスステート102に遷移する。アドレス出力
回路8は、メモリ制御回路4の制御信号に従って、サイ
クルT8で列アドレスをアドレスバス19を使用してD
RAM13へ出力する。同サイクルにおいて、メモリ制
御回路4は、CAS信号15のアサート及びネゲート期
間のカウントを開始し、さらにステートマシン5のステ
ート情報23が列アドレスアクセスステート102を示
している間は、Tasc=2となるサイクルT10でCAS
信号15をアサートするとともにRE信号16をアサー
トし、データ入力タイミングのカウントを開始する。
ステート情報23が行アドレスアクセスステート101
を示している間は、Tasr=3となるサイクルT5におい
てRAS信号をアサートし、Tard=6となるサイクルT
8で列アドレスが出力されるよう、サイクルT7におい
てアドレス出力回路8に制御信号を出力すると同時に、
行アドレスアクセス期間の終了を制御信号によってステ
ートマシン5に知らせる。ステートマシン5は、メモリ
制御回路4の制御信号に従って、サイクルT8で列アド
レスアクセスステート102に遷移する。アドレス出力
回路8は、メモリ制御回路4の制御信号に従って、サイ
クルT8で列アドレスをアドレスバス19を使用してD
RAM13へ出力する。同サイクルにおいて、メモリ制
御回路4は、CAS信号15のアサート及びネゲート期
間のカウントを開始し、さらにステートマシン5のステ
ート情報23が列アドレスアクセスステート102を示
している間は、Tasc=2となるサイクルT10でCAS
信号15をアサートするとともにRE信号16をアサー
トし、データ入力タイミングのカウントを開始する。
【0026】サイクルT13でメモリ制御回路4はデー
タ入力レジスタ6に対してイネーブル信号を1クロック
の間アサートし、データ入力レジスタ6はTrd=4とな
るサイクルT14で、イネーブル信号に従ってデータバ
ス18からDRAM13が出力するデータを格納する。
データ入力レジスタ6に格納されたデータは、必要に応
じてトライステートバッファ9を通してデータバス21
に出力され、データ処理手段1に供給される。同時にTa
cd=6でもあるサイクルT14で、メモリ制御回路4は
CAS信号15をネゲートし、CASプリチャージ期間
のカウントを開始する。Tcp=3となるサイクルT17
で次の列アドレスを出力するために、メモリ制御回路4
はサイクルT16で制御信号をアドレス出力回路8に出
力する。
タ入力レジスタ6に対してイネーブル信号を1クロック
の間アサートし、データ入力レジスタ6はTrd=4とな
るサイクルT14で、イネーブル信号に従ってデータバ
ス18からDRAM13が出力するデータを格納する。
データ入力レジスタ6に格納されたデータは、必要に応
じてトライステートバッファ9を通してデータバス21
に出力され、データ処理手段1に供給される。同時にTa
cd=6でもあるサイクルT14で、メモリ制御回路4は
CAS信号15をネゲートし、CASプリチャージ期間
のカウントを開始する。Tcp=3となるサイクルT17
で次の列アドレスを出力するために、メモリ制御回路4
はサイクルT16で制御信号をアドレス出力回路8に出
力する。
【0027】以降、同様にアクセスを繰り返すことで図
4に示すような動作が得られる。 (第2の設定例)ここでは、Tard=6、Tasr=3、Tacd
=6、Tasc=2、Tcp=3、Trd=6と設定した場合につ
いて、図5を用いて説明する。
4に示すような動作が得られる。 (第2の設定例)ここでは、Tard=6、Tasr=3、Tacd
=6、Tasc=2、Tcp=3、Trd=6と設定した場合につ
いて、図5を用いて説明する。
【0028】CAS信号15、RE信号16をアサート
するまでは、(第1の設定例)に同じである。Tacd=6
となるサイクルT14で、メモリ制御回路4はCAS信
号15をネゲートし、CASプリチャージ期間のカウン
トを開始する。さらに、この後サイクルT15でデータ
入力レジスタ6に対してイネーブル信号を1クロックの
間アサートする。データ入力レジスタ6はTrd=6とな
るサイクルT16でイネーブル信号に従ってデータバス
18からDRAM13が出力するデータを格納する。デ
ータ入力レジスタ6に格納されたデータは、必要に応じ
てトライステートバッファ9を通してデータバス21に
出力され、データ処理手段1に供給される。Tcp=3と
なるサイクルT17で次の列アドレスを出力するため
に、メモリ制御回路4はサイクルT16で制御信号をア
ドレス出力回路8に出力する。
するまでは、(第1の設定例)に同じである。Tacd=6
となるサイクルT14で、メモリ制御回路4はCAS信
号15をネゲートし、CASプリチャージ期間のカウン
トを開始する。さらに、この後サイクルT15でデータ
入力レジスタ6に対してイネーブル信号を1クロックの
間アサートする。データ入力レジスタ6はTrd=6とな
るサイクルT16でイネーブル信号に従ってデータバス
18からDRAM13が出力するデータを格納する。デ
ータ入力レジスタ6に格納されたデータは、必要に応じ
てトライステートバッファ9を通してデータバス21に
出力され、データ処理手段1に供給される。Tcp=3と
なるサイクルT17で次の列アドレスを出力するため
に、メモリ制御回路4はサイクルT16で制御信号をア
ドレス出力回路8に出力する。
【0029】以降、同様にアクセスを繰り返すことで図
5に示すような動作が得られる。以上、リード時の動作
について説明したが、ライト時の動作を(第1の設定
例)と(第2の設定例)に従って、図6を用いて説明す
る。ライト動作時は、リードパラメタレジスタ2を使用
しない点と、RE信号16が常にネゲートされ、WE信
号17がアサートされる点と、データの流れがDRAM
13からデータ処理手段1となる点のみがリード動作時
と異なるため、以下リード動作と異なる部分のみを説明
する。なお、リードパラメタレジスタ2を使用しないた
め、(第1の設定例)と(第2の設定例)は同じ設定、
Tard=6、Tasr=3、Tacd=6、Tasc=2、Tcp=3と
なる。
5に示すような動作が得られる。以上、リード時の動作
について説明したが、ライト時の動作を(第1の設定
例)と(第2の設定例)に従って、図6を用いて説明す
る。ライト動作時は、リードパラメタレジスタ2を使用
しない点と、RE信号16が常にネゲートされ、WE信
号17がアサートされる点と、データの流れがDRAM
13からデータ処理手段1となる点のみがリード動作時
と異なるため、以下リード動作と異なる部分のみを説明
する。なお、リードパラメタレジスタ2を使用しないた
め、(第1の設定例)と(第2の設定例)は同じ設定、
Tard=6、Tasr=3、Tacd=6、Tasc=2、Tcp=3と
なる。
【0030】行アドレス出力が終了するサイクルT7に
おいて、メモリ制御回路4はデータ出力レジスタ7にイ
ネーブル信号を出力すると同時にWE信号17をアサー
トする。データ出力レジスタ7は、データバス21を通
じてデータ処理手段1から出力されたデータをサイクル
T8において取り込み、トライステートバッファ10を
介してデータバス18からDRAM13へ出力する。更
にCAS信号15がネゲートされるサイクルT14で、
トライステートバッファ10を閉じ、データバス18を
ハイ・インピーダンスの状態にする。
おいて、メモリ制御回路4はデータ出力レジスタ7にイ
ネーブル信号を出力すると同時にWE信号17をアサー
トする。データ出力レジスタ7は、データバス21を通
じてデータ処理手段1から出力されたデータをサイクル
T8において取り込み、トライステートバッファ10を
介してデータバス18からDRAM13へ出力する。更
にCAS信号15がネゲートされるサイクルT14で、
トライステートバッファ10を閉じ、データバス18を
ハイ・インピーダンスの状態にする。
【0031】以降、同様にアクセスを繰り返すことで図
6に示すような動作が得られる。図4の動作タイミング
は、高速ページモードに、図5の動作タイミングは、E
DOモードに対応している。
6に示すような動作が得られる。図4の動作タイミング
は、高速ページモードに、図5の動作タイミングは、E
DOモードに対応している。
【0032】なお、上記の実施の形態ではリードパラメ
タレジスタ2に設定する値をクロック数単位で計数して
いるが、クロックの周期に依存しない絶対時間としても
よい。この場合は、設定された絶対時間を所与のクロッ
ク周期で除算し該時間をクロック数に変換する手段を追
加することにより実現できる。こうすることにより、利
用者はクロックの周波数を意識することなくデータを取
り込む時間を設定できるという利点が得られる。
タレジスタ2に設定する値をクロック数単位で計数して
いるが、クロックの周期に依存しない絶対時間としても
よい。この場合は、設定された絶対時間を所与のクロッ
ク周期で除算し該時間をクロック数に変換する手段を追
加することにより実現できる。こうすることにより、利
用者はクロックの周波数を意識することなくデータを取
り込む時間を設定できるという利点が得られる。
【0033】以上のように本発明の実施の形態によれ
ば、リードパラメタレジスタ2の値を変えるだけで高速
ページモードとEDOモードのモード切り替えを意識す
ることなく両モードに対応するメモリ制御が可能とな
る。また、リードパラメタをクロックの整数倍で変える
ことができるため、クロックの周波数が高くなってもC
AS立上りからリードデータを取り込む時点までの差を
大きくすることができ、EDOモードのメリットを最大
限に生かしたメモリ制御が可能となる。
ば、リードパラメタレジスタ2の値を変えるだけで高速
ページモードとEDOモードのモード切り替えを意識す
ることなく両モードに対応するメモリ制御が可能とな
る。また、リードパラメタをクロックの整数倍で変える
ことができるため、クロックの周波数が高くなってもC
AS立上りからリードデータを取り込む時点までの差を
大きくすることができ、EDOモードのメリットを最大
限に生かしたメモリ制御が可能となる。
【0034】
【発明の効果】以上説明したように本発明によれば、リ
ードパラメタレジスタの値を変えることで、特にモード
切り替え機能を持つことなく、高速ページモードとED
Oページモードの両方に対応できるため、動作検証の項
目を削減することができ、、結果としてテスト時間を短
縮することができる。また、リードデータの取り込みタ
イミングを可変にすることで、アクセスタイムを最適化
したメモリアクセスを行うことが可能になるという有利
な効果が得られる。
ードパラメタレジスタの値を変えることで、特にモード
切り替え機能を持つことなく、高速ページモードとED
Oページモードの両方に対応できるため、動作検証の項
目を削減することができ、、結果としてテスト時間を短
縮することができる。また、リードデータの取り込みタ
イミングを可変にすることで、アクセスタイムを最適化
したメモリアクセスを行うことが可能になるという有利
な効果が得られる。
【図1】本発明の実施の形態における半導体装置の構成
図
図
【図2】図1に示すステートマシン5の状態遷移図
【図3】図1に示すリードパラメタレジスタ2及びタイ
ミングパラメタレジスタ3の構成図
ミングパラメタレジスタ3の構成図
【図4】同実施の形態による半導体装置の第1の動作の
タイミング図
タイミング図
【図5】同実施の形態による半導体装置の第2の動作の
タイミング図
タイミング図
【図6】同実施の形態による半導体装置の第3の動作の
タイミング図
タイミング図
【図7】発明が解決しようとする課題を説明するための
DRAMの動作タイミング図
DRAMの動作タイミング図
1 データ処理手段 2 リードパラメタレジスタ 3 タイミングパラメタレジスタ 4 メモリ制御回路 5 ステートマシン 6 データ入力レジスタ 7 データ出力レジスタ 8 アドレス出力回路 9、10 トライステートバッファ 11 外部デバイス制御手段 12 半導体装置 13 DRAM 14 RAS信号 15 CAS信号 16 RE信号 17 WE信号 18、21 データバス 19、20 アドレスバス 22 クロック 23 ステート情報 24 パラメタ設定手段 25 バス手段
Claims (6)
- 【請求項1】 クロックを受けて動作し、命令に従って
データを処理するデータ処理手段と、 外部デバイスとの間でのアドレスおよびデータの転送路
となるバス手段と、 前記バス手段上のデータを取り込むタイミングを前記ク
ロック単位に指定するパラメタを設定するパラメタ設定
手段と、 前記データ処理手段から外部デバイスに対するリード要
求を受けた時に、前記バス手段とともに前記外部デバイ
スに接続されるアクセス信号を生成し、前記パラメタ設
定手段に設定されたパラメタに従ったタイミングで、前
記バス手段からデータを取り込む外部デバイス制御手段
とを備えることを特徴とする半導体装置。 - 【請求項2】 前記パラメタ設定手段に設定されたパラ
メタは、前記クロックを基準に計数した時間値であるこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記外部デバイスは、ダイナミックラン
ダムアクセスメモリで構成され、 前記時間値は、前記アクセス信号の1つとして前記ダイ
ナミックランダムアクセスメモリに対して発せられる列
アドレスストローブ信号の変化点を起点にして計数され
ることを特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記パラメタ設定手段は、前記パラメタ
の他に、前記バス手段におけるアドレスの送出のタイミ
ングと前記アクセス信号のアサートのタイミングとを含
むパラメタを設定することを特徴とする請求項1から3
のいずれか1項に記載の半導体装置。 - 【請求項5】 前記パラメタ設定手段は、レジスタで構
成され、前記データ処理手段によって前記パラメタが書
き込まれることを特徴とする請求項4記載の半導体装
置。 - 【請求項6】 クロックを受けて動作し、命令に従って
データを処理するデータ処理手段と、 外部デバイスとの間でのアドレスおよびデータの転送路
となるバス手段と、 前記バス手段上のデータを取り込むタイミングを指定す
るパラメタを設定するパラメタ設定手段と、 前記データ処理手段から外部デバイスに対するリード要
求を受けた時に、前記バス手段とともに前記外部デバイ
スに接続されるアクセス信号を生成し、前記パラメタ設
定手段に設定されたパラメタに従ったタイミングで、前
記バス手段からデータを取り込む外部デバイス制御手段
とを備え、 前記パラメタは、前記クロックの周期に依存しない時間
値であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9292155A JPH11126480A (ja) | 1997-10-24 | 1997-10-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9292155A JPH11126480A (ja) | 1997-10-24 | 1997-10-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11126480A true JPH11126480A (ja) | 1999-05-11 |
Family
ID=17778265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9292155A Pending JPH11126480A (ja) | 1997-10-24 | 1997-10-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11126480A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
-
1997
- 1997-10-24 JP JP9292155A patent/JPH11126480A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
US7953941B2 (en) * | 2004-06-30 | 2011-05-31 | Renesas Electronics Corporation | Data processor with memory controller having burst access operation |
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