JPH11126480A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11126480A JPH11126480A JP9292155A JP29215597A JPH11126480A JP H11126480 A JPH11126480 A JP H11126480A JP 9292155 A JP9292155 A JP 9292155A JP 29215597 A JP29215597 A JP 29215597A JP H11126480 A JPH11126480 A JP H11126480A
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- Japan
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- parameter
- timing
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Abstract
(57)【要約】
【課題】 高速ページモードとＥＤＯモードのモード切
り替えを意識すること無く、アクセスタイムを最適化
し、ＥＤＯモードのメリットを最大限に生かしたメモリ
制御方式を提供する。 【解決手段】 メモリ制御回路４は、ＣＡＳ信号１５を
アサートした時点からリードパラメタレジスタ２に設定
されたパラメタTrdをカウントした時点で、データ入力
レジスタ６のイネーブル信号をアサートし、データ入力
レジスタ６にＤＲＡＭ１３が出力するデータを格納す
る。
り替えを意識すること無く、アクセスタイムを最適化
し、ＥＤＯモードのメリットを最大限に生かしたメモリ
制御方式を提供する。 【解決手段】 メモリ制御回路４は、ＣＡＳ信号１５を
アサートした時点からリードパラメタレジスタ２に設定
されたパラメタTrdをカウントした時点で、データ入力
レジスタ６のイネーブル信号をアサートし、データ入力
レジスタ６にＤＲＡＭ１３が出力するデータを格納す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ページモード
あるいはＥＤＯ（Extended Data Out）モード（ハイパ
ー・ページモード）を有する半導体装置に関する。
あるいはＥＤＯ（Extended Data Out）モード（ハイパ
ー・ページモード）を有する半導体装置に関する。
【０００２】
【従来の技術】 近年の電子技術の発展に
より、マイクロコンピュータやＤＲＡＭに代表されるメ
モリ等の半導体装置が普及し、あらゆる分野で用いられ
ている。
より、マイクロコンピュータやＤＲＡＭに代表されるメ
モリ等の半導体装置が普及し、あらゆる分野で用いられ
ている。
【０００３】マイクロコンピュータとＤＲＡＭ及び周辺
デバイスにより構成されるマイコンシステムは、あらゆ
る電子機器に搭載され幅広い応用分野を示しており、特
に携帯機器等の組み込み分野への応用は、低コスト、低
消費電力、高性能のマイコンシステムが要望されてい
る。
デバイスにより構成されるマイコンシステムは、あらゆ
る電子機器に搭載され幅広い応用分野を示しており、特
に携帯機器等の組み込み分野への応用は、低コスト、低
消費電力、高性能のマイコンシステムが要望されてい
る。
【０００４】マイクロコンピュータは動作周波数の向上
により高性能化を図ってきたが、マイクロコンピュータ
に接続する外部デバイスの動作速度がこれに追従する事
ができないために、マイコンシステムにおいてはマイク
ロコンピュータとＤＲＡＭ間のデータ転送の効率化がシ
ステム高性能化の鍵となっている。
により高性能化を図ってきたが、マイクロコンピュータ
に接続する外部デバイスの動作速度がこれに追従する事
ができないために、マイコンシステムにおいてはマイク
ロコンピュータとＤＲＡＭ間のデータ転送の効率化がシ
ステム高性能化の鍵となっている。
【０００５】ＤＲＡＭには高速アクセスのために、高速
ページモードあるいはＥＤＯモード（ハイパー・ページ
モード）が備えられており、このモードを効率良く使用
すれば高速なデータ転送が可能になる。
ページモードあるいはＥＤＯモード（ハイパー・ページ
モード）が備えられており、このモードを効率良く使用
すれば高速なデータ転送が可能になる。
【０００６】図７（ａ）、（ｂ）にＤＲＡＭリードアク
セスの動作タイミング図を示す。図７（ａ）は同一タイ
ミングで変化するアドレス、ＲＡＳ（Row Address Stro
be）信号、ＣＡＳ（Column Address Strobe）信号、Ｒ
Ｅ（Read Enable）信号に対して、高速ページモードと
ＥＤＯモードにおけるリードデータ出力の違いを示した
図である。ＥＤＯモードでは、リードデータの出力が次
のＣＡＳサイクルまで保持できるようになり、高速ペー
ジモードよりもＣＡＳプリチャージ時間だけ出力が拡張
されている。
セスの動作タイミング図を示す。図７（ａ）は同一タイ
ミングで変化するアドレス、ＲＡＳ（Row Address Stro
be）信号、ＣＡＳ（Column Address Strobe）信号、Ｒ
Ｅ（Read Enable）信号に対して、高速ページモードと
ＥＤＯモードにおけるリードデータ出力の違いを示した
図である。ＥＤＯモードでは、リードデータの出力が次
のＣＡＳサイクルまで保持できるようになり、高速ペー
ジモードよりもＣＡＳプリチャージ時間だけ出力が拡張
されている。
【０００７】マイコンシステムにおいてこのようなメモ
リを使用する場合、高速ページモードではＣＡＳ立上り
（図７（ａ）の矢印）でリードデータがマイコン内に取
り込まれる。
リを使用する場合、高速ページモードではＣＡＳ立上り
（図７（ａ）の矢印）でリードデータがマイコン内に取
り込まれる。
【０００８】一方、ＥＤＯモードではリードデータの出
力が拡張されているために、マイコンがＣＡＳ立上り以
降にリードデータを取り込むことが可能であれば、高速
ページモードと同じＣＡＳアクセス時間を保証し、かつ
ＣＡＳサイクル時間を短縮することが可能となる。図７
（ｂ）に示されるように、マイコンがＣＡＳ立上り以降
にリードデータを取り込んだ場合（図７（ｂ）の矢
印）、ＣＡＳアクセス時間≦ＣＡＳパルス幅である必要
がないため、図７（ａ）と同じＣＡＳアクセス時間でも
ＣＡＳサイクル時間を短縮できる。
力が拡張されているために、マイコンがＣＡＳ立上り以
降にリードデータを取り込むことが可能であれば、高速
ページモードと同じＣＡＳアクセス時間を保証し、かつ
ＣＡＳサイクル時間を短縮することが可能となる。図７
（ｂ）に示されるように、マイコンがＣＡＳ立上り以降
にリードデータを取り込んだ場合（図７（ｂ）の矢
印）、ＣＡＳアクセス時間≦ＣＡＳパルス幅である必要
がないため、図７（ａ）と同じＣＡＳアクセス時間でも
ＣＡＳサイクル時間を短縮できる。
【０００９】このようなメモリの特徴を生かすため、従
来の半導体装置として、例えばマイクロプロセッサ SH7
708に採られている方法がある。この方法では、制御レ
ジスタにＥＤＯモード指定ビットを設けている。ＥＤＯ
モード未設定時は高速ページモード対応のメモリ制御と
なり、ＣＡＳ立上りでリードデータがマイコン内に取り
込まれる。一方、ＥＤＯモード設定時は高速ページモー
ドに比べ 1/2CLK だけ遅れてリードデータがマイコン内
に取り込まれるような制御が行われている。
来の半導体装置として、例えばマイクロプロセッサ SH7
708に採られている方法がある。この方法では、制御レ
ジスタにＥＤＯモード指定ビットを設けている。ＥＤＯ
モード未設定時は高速ページモード対応のメモリ制御と
なり、ＣＡＳ立上りでリードデータがマイコン内に取り
込まれる。一方、ＥＤＯモード設定時は高速ページモー
ドに比べ 1/2CLK だけ遅れてリードデータがマイコン内
に取り込まれるような制御が行われている。
【００１０】
【発明が解決しようとする課題】図７（ａ）、（ｂ）の
ように、高速ページモードとＥＤＯモードを比較した場
合、ＣＡＳ立上りからリードデータを取り込む時点まで
の差が、ＣＡＳサイクル時間の短縮化、すなわちリード
サイクルを高速化するポイントである。
ように、高速ページモードとＥＤＯモードを比較した場
合、ＣＡＳ立上りからリードデータを取り込む時点まで
の差が、ＣＡＳサイクル時間の短縮化、すなわちリード
サイクルを高速化するポイントである。
【００１１】しかしながら前述したような従来の半導体
装置では、高速ページモードとＥＤＯモードにおけるリ
ードデータの取り込みタイミングの差が固定であるた
め、マイコンの動作周波数が高くなるとこの差が小さく
なり、大きなアクセスタイムを持つメモリを使用する場
合はＥＤＯモードの利点が出にくいという問題点があっ
た。また、高速ページモードとＥＤＯモードという動作
の異なる２つのモードが存在するため、動作検証の項目
が増加し、結果としてテスト時間が長くなるという問題
点があった。
装置では、高速ページモードとＥＤＯモードにおけるリ
ードデータの取り込みタイミングの差が固定であるた
め、マイコンの動作周波数が高くなるとこの差が小さく
なり、大きなアクセスタイムを持つメモリを使用する場
合はＥＤＯモードの利点が出にくいという問題点があっ
た。また、高速ページモードとＥＤＯモードという動作
の異なる２つのモードが存在するため、動作検証の項目
が増加し、結果としてテスト時間が長くなるという問題
点があった。
【００１２】本発明はかかる点に鑑み、高速ページモー
ドとＥＤＯモードのモード切り替えを意識すること無
く、アクセスタイムを最適化し、ＥＤＯモードのメリッ
トを最大限に生かした半導体装置を提供することを目的
とする。
ドとＥＤＯモードのモード切り替えを意識すること無
く、アクセスタイムを最適化し、ＥＤＯモードのメリッ
トを最大限に生かした半導体装置を提供することを目的
とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置は、クロックを受けて動作し、命
令に従ってデータを処理するデータ処理手段と、外部デ
バイスとの間でのアドレスおよびデータの転送路となる
バス手段と、前記バス手段上のデータを取り込むタイミ
ングを前記クロック単位に指定するパラメタを設定する
パラメタ設定手段と、前記データ処理手段から外部デバ
イスに対するリード要求を受けた時に、前記バス手段と
ともに前記外部デバイスに接続されるアクセス信号を生
成し、前記パラメタ設定手段に設定されたパラメタに従
ったタイミングで、前記バス手段からデータを取り込む
外部デバイス制御手段とを備えることを特徴とする。
に本発明の半導体装置は、クロックを受けて動作し、命
令に従ってデータを処理するデータ処理手段と、外部デ
バイスとの間でのアドレスおよびデータの転送路となる
バス手段と、前記バス手段上のデータを取り込むタイミ
ングを前記クロック単位に指定するパラメタを設定する
パラメタ設定手段と、前記データ処理手段から外部デバ
イスに対するリード要求を受けた時に、前記バス手段と
ともに前記外部デバイスに接続されるアクセス信号を生
成し、前記パラメタ設定手段に設定されたパラメタに従
ったタイミングで、前記バス手段からデータを取り込む
外部デバイス制御手段とを備えることを特徴とする。
【００１４】これにより、高速ページモードとＥＤＯペ
ージモードのモードを意識すること無く、アクセスタイ
ムを最適化したメモリアクセスを行うことが可能にな
る。
ージモードのモードを意識すること無く、アクセスタイ
ムを最適化したメモリアクセスを行うことが可能にな
る。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図５を用いて説明する。
て、図１から図５を用いて説明する。
【００１６】図１は本発明の実施の形態における半導体
装置の構成図である。図１において、１２は本発明の実
施の形態における半導体装置、１はデータ処理手段、２
はリードデータの取り込みタイミングを指定するパラメ
タを記憶するリードパラメタレジスタ、３はリードパラ
メタ以外のアクセスタイミングパラメタを記憶するタイ
ミングパラメタレジスタ、４はメモリのリード/ライト
を制御するメモリ制御回路、５はメモリ制御回路４を制
御するステートマシン、６はメモリの出力するデータを
格納するデータ入力レジスタ、７はデータ処理手段１か
ら出力されたデータを格納するデータ出力レジスタ、８
はデータ処理手段１から出力されたアドレスを格納し、
必要に応じてアドレスをシフト出力するアドレス出力回
路であり、それぞれ入力されたクロック２２に同期して
動作する。また９、１０はデータの出力を制御するため
のトライステートバッファである。
装置の構成図である。図１において、１２は本発明の実
施の形態における半導体装置、１はデータ処理手段、２
はリードデータの取り込みタイミングを指定するパラメ
タを記憶するリードパラメタレジスタ、３はリードパラ
メタ以外のアクセスタイミングパラメタを記憶するタイ
ミングパラメタレジスタ、４はメモリのリード/ライト
を制御するメモリ制御回路、５はメモリ制御回路４を制
御するステートマシン、６はメモリの出力するデータを
格納するデータ入力レジスタ、７はデータ処理手段１か
ら出力されたデータを格納するデータ出力レジスタ、８
はデータ処理手段１から出力されたアドレスを格納し、
必要に応じてアドレスをシフト出力するアドレス出力回
路であり、それぞれ入力されたクロック２２に同期して
動作する。また９、１０はデータの出力を制御するため
のトライステートバッファである。
【００１７】リードパラメタレジスタ２とタイミングパ
ラメタレジスタ３とでパラメタ設定手段２４が構成され
る。メモリ制御回路４、ステートマシン５、データ入力
レジスタ６、データ出力レジスタ７、トライステートバ
ッファ９、１０とで外部デバイス制御手段１１が構成さ
れる。１３は半導体装置１２に接続されてデータ処理手
段１がリード/ライトを行うＤＲＡＭである。１４、１
５、１６、１７はそれぞれメモリ制御回路４がＤＲＡＭ
１３を制御するためのＲＡＳ信号、ＣＡＳ信号、ＲＥ信
号、ＷＥ信号である。１８、１９はそれぞれ、データ入
力レジスタ６とデータ出力レジスタ７及びＤＲＡＭ１３
の間に設けられたデータバス、アドレスバスである。２
０はデータ処理手段１とアドレス出力回路８の間に設け
られたアドレスバスであり、２１はデータ処理手段１と
リードパラメタレジスタ２とタイミングパラメタレジス
タ３とデータ入力レジスタ６及びデータ出力レジスタ７
の間に設けられたデータバスである。アドレス出力回路
８、データバス１８、２１、アドレスバス１９、２０と
でバス手段２５が構成される。２２は半導体装置１２に
供給されるクロックであり、２３はステートマシン５が
メモリ制御回路４に供給するステート情報である。
ラメタレジスタ３とでパラメタ設定手段２４が構成され
る。メモリ制御回路４、ステートマシン５、データ入力
レジスタ６、データ出力レジスタ７、トライステートバ
ッファ９、１０とで外部デバイス制御手段１１が構成さ
れる。１３は半導体装置１２に接続されてデータ処理手
段１がリード/ライトを行うＤＲＡＭである。１４、１
５、１６、１７はそれぞれメモリ制御回路４がＤＲＡＭ
１３を制御するためのＲＡＳ信号、ＣＡＳ信号、ＲＥ信
号、ＷＥ信号である。１８、１９はそれぞれ、データ入
力レジスタ６とデータ出力レジスタ７及びＤＲＡＭ１３
の間に設けられたデータバス、アドレスバスである。２
０はデータ処理手段１とアドレス出力回路８の間に設け
られたアドレスバスであり、２１はデータ処理手段１と
リードパラメタレジスタ２とタイミングパラメタレジス
タ３とデータ入力レジスタ６及びデータ出力レジスタ７
の間に設けられたデータバスである。アドレス出力回路
８、データバス１８、２１、アドレスバス１９、２０と
でバス手段２５が構成される。２２は半導体装置１２に
供給されるクロックであり、２３はステートマシン５が
メモリ制御回路４に供給するステート情報である。
【００１８】図２はステートマシン５の状態遷移を示し
ている。ステートマシン５は、データ処理手段１からリ
ード/ライト要求信号がアサートされるまでＩＤＬＥス
テート１００に留まり、リード/ライト要求信号のアサ
ート後にＩＤＬＥステート１００から行アドレスアクセ
スステート１０１に遷移する。このときのステートマシ
ン５は、メモリ制御回路４が行アドレスアクセス終了信
号をアサートするまで行アドレスアクセスステート１０
１に留まり、行アドレスアクセス終了信号アサート後に
行アドレスアクセスステート１０１から列アドレスアク
セスステート１０２に遷移する。このときのステートマ
シン５は、メモリ制御回路４が列アドレスアクセス終了
信号と、リード/ライト要求信号に従うアクセスがペー
ジアクセスであることを示すページアクセス信号の両方
がアサートされるまで列アドレスアクセスステート１０
２に留まり、列アドレスアクセス終了信号ページアクセ
ス信号の両方がアサートされると列アドレスアクセスス
テート１０２からＩＤＬＥステート１００に遷移する。
ている。ステートマシン５は、データ処理手段１からリ
ード/ライト要求信号がアサートされるまでＩＤＬＥス
テート１００に留まり、リード/ライト要求信号のアサ
ート後にＩＤＬＥステート１００から行アドレスアクセ
スステート１０１に遷移する。このときのステートマシ
ン５は、メモリ制御回路４が行アドレスアクセス終了信
号をアサートするまで行アドレスアクセスステート１０
１に留まり、行アドレスアクセス終了信号アサート後に
行アドレスアクセスステート１０１から列アドレスアク
セスステート１０２に遷移する。このときのステートマ
シン５は、メモリ制御回路４が列アドレスアクセス終了
信号と、リード/ライト要求信号に従うアクセスがペー
ジアクセスであることを示すページアクセス信号の両方
がアサートされるまで列アドレスアクセスステート１０
２に留まり、列アドレスアクセス終了信号ページアクセ
ス信号の両方がアサートされると列アドレスアクセスス
テート１０２からＩＤＬＥステート１００に遷移する。
【００１９】図３は、リードパラメタレジスタ２とタイ
ミングパラメタレジスタ３の構成を示している。３０１
は行アドレス出力期間Tardを設定するフィールド、３０
２は行アドレス出力からＲＡＳ信号１４アサートまでの
期間Tasrを設定するフィールド、３０３は列アドレス出
力からＣＡＳ信号１５ネゲートまでの期間Tacdを設定す
るフィールド、３０４は列アドレス出力からＣＡＳ信号
１５アサートまでの期間Tascを設定するフィールド、３
０５はＣＡＳ信号１５ネゲートから列アドレス出力まで
の期間Tcpを設定するフィールドである。３０１、３０
２、３０３、３０４、３０５のフィールドからタイミン
グパラメタレジスタ３が構成される。また、３０６はＣ
ＡＳ信号１５アサートからデータ１８がデータ入力レジ
スタ６に取り込まれるまでの期間Trdを設定するフィー
ルドである。
ミングパラメタレジスタ３の構成を示している。３０１
は行アドレス出力期間Tardを設定するフィールド、３０
２は行アドレス出力からＲＡＳ信号１４アサートまでの
期間Tasrを設定するフィールド、３０３は列アドレス出
力からＣＡＳ信号１５ネゲートまでの期間Tacdを設定す
るフィールド、３０４は列アドレス出力からＣＡＳ信号
１５アサートまでの期間Tascを設定するフィールド、３
０５はＣＡＳ信号１５ネゲートから列アドレス出力まで
の期間Tcpを設定するフィールドである。３０１、３０
２、３０３、３０４、３０５のフィールドからタイミン
グパラメタレジスタ３が構成される。また、３０６はＣ
ＡＳ信号１５アサートからデータ１８がデータ入力レジ
スタ６に取り込まれるまでの期間Trdを設定するフィー
ルドである。
【００２０】以上のように構成された本発明の実施の形
態による半導体装置について、図４、図５、図６に示す
動作タイミング図を用いて以下その動作を説明する。
態による半導体装置について、図４、図５、図６に示す
動作タイミング図を用いて以下その動作を説明する。
【００２１】動作の概略は、データ処理手段１から出力
されるリード/ライト要求信号により、ステートマシン
５を制御し、タイミングパラメタレジスタ３のパラメタ
に従って、メモリ制御回路４を動作させてメモリ制御信
号を生成するとともに、リードパラメタレジスタ２に従
ってメモリ制御回路４を動作させてリードデータの取り
込みタイミングを制御することで、ＤＲＡＭ１３のリー
ドを行うものである。なお、リード動作においては、Ｗ
Ｅ信号１７は常にネゲートされている。
されるリード/ライト要求信号により、ステートマシン
５を制御し、タイミングパラメタレジスタ３のパラメタ
に従って、メモリ制御回路４を動作させてメモリ制御信
号を生成するとともに、リードパラメタレジスタ２に従
ってメモリ制御回路４を動作させてリードデータの取り
込みタイミングを制御することで、ＤＲＡＭ１３のリー
ドを行うものである。なお、リード動作においては、Ｗ
Ｅ信号１７は常にネゲートされている。
【００２２】（第１の設定例）ここでは、Tard＝６、Ta
sr＝３、Tacd＝６、Tasc＝２、Tcp＝３、Trd＝４と設定
した場合について、図４を用いて説明する。図４におい
てＴ０〜Ｔ２５はそれぞれクロック２２の１周期を表す
サイクルである。
sr＝３、Tacd＝６、Tasc＝２、Tcp＝３、Trd＝４と設定
した場合について、図４を用いて説明する。図４におい
てＴ０〜Ｔ２５はそれぞれクロック２２の１周期を表す
サイクルである。
【００２３】データ処理手段１はデータバス２１を使用
して、リードパラメタレジスタ２、タイミングパラメタ
レジスタ３に上記の設定を与える。
して、リードパラメタレジスタ２、タイミングパラメタ
レジスタ３に上記の設定を与える。
【００２４】サイクルＴ１でのデータ処理手段１からの
リード要求により、サイクルＴ２でステートマシン５は
行アドレスアクセスステート１０１へ遷移する。またサ
イクルＴ１においてメモリ制御回路４では、ステートマ
シン５のステートがＩＤＬＥステート１００であるとい
うステート情報２３とデータ処理手段１からのリード要
求を受けて、アドレス出力回路８に制御信号を出力する
と同時に、クロック２２に従って、行アドレス出力期間
およびＲＡＳ信号アサートまでの期間のカウントを開始
する。サイクルＴ２でアドレス出力回路８はメモリ制御
回路４の制御信号に従い、データ処理手段１が出力する
アドレスを格納し、行アドレスに応じたシフトを行うこ
とでアドレスバス１９に行アドレスを出力する。
リード要求により、サイクルＴ２でステートマシン５は
行アドレスアクセスステート１０１へ遷移する。またサ
イクルＴ１においてメモリ制御回路４では、ステートマ
シン５のステートがＩＤＬＥステート１００であるとい
うステート情報２３とデータ処理手段１からのリード要
求を受けて、アドレス出力回路８に制御信号を出力する
と同時に、クロック２２に従って、行アドレス出力期間
およびＲＡＳ信号アサートまでの期間のカウントを開始
する。サイクルＴ２でアドレス出力回路８はメモリ制御
回路４の制御信号に従い、データ処理手段１が出力する
アドレスを格納し、行アドレスに応じたシフトを行うこ
とでアドレスバス１９に行アドレスを出力する。
【００２５】メモリ制御回路４は、ステートマシン５の
ステート情報２３が行アドレスアクセスステート１０１
を示している間は、Tasr＝３となるサイクルＴ５におい
てＲＡＳ信号をアサートし、Tard＝６となるサイクルＴ
８で列アドレスが出力されるよう、サイクルＴ７におい
てアドレス出力回路８に制御信号を出力すると同時に、
行アドレスアクセス期間の終了を制御信号によってステ
ートマシン５に知らせる。ステートマシン５は、メモリ
制御回路４の制御信号に従って、サイクルＴ８で列アド
レスアクセスステート１０２に遷移する。アドレス出力
回路８は、メモリ制御回路４の制御信号に従って、サイ
クルＴ８で列アドレスをアドレスバス１９を使用してＤ
ＲＡＭ１３へ出力する。同サイクルにおいて、メモリ制
御回路４は、ＣＡＳ信号１５のアサート及びネゲート期
間のカウントを開始し、さらにステートマシン５のステ
ート情報２３が列アドレスアクセスステート１０２を示
している間は、Tasc＝２となるサイクルＴ１０でＣＡＳ
信号１５をアサートするとともにＲＥ信号１６をアサー
トし、データ入力タイミングのカウントを開始する。
ステート情報２３が行アドレスアクセスステート１０１
を示している間は、Tasr＝３となるサイクルＴ５におい
てＲＡＳ信号をアサートし、Tard＝６となるサイクルＴ
８で列アドレスが出力されるよう、サイクルＴ７におい
てアドレス出力回路８に制御信号を出力すると同時に、
行アドレスアクセス期間の終了を制御信号によってステ
ートマシン５に知らせる。ステートマシン５は、メモリ
制御回路４の制御信号に従って、サイクルＴ８で列アド
レスアクセスステート１０２に遷移する。アドレス出力
回路８は、メモリ制御回路４の制御信号に従って、サイ
クルＴ８で列アドレスをアドレスバス１９を使用してＤ
ＲＡＭ１３へ出力する。同サイクルにおいて、メモリ制
御回路４は、ＣＡＳ信号１５のアサート及びネゲート期
間のカウントを開始し、さらにステートマシン５のステ
ート情報２３が列アドレスアクセスステート１０２を示
している間は、Tasc＝２となるサイクルＴ１０でＣＡＳ
信号１５をアサートするとともにＲＥ信号１６をアサー
トし、データ入力タイミングのカウントを開始する。
【００２６】サイクルＴ１３でメモリ制御回路４はデー
タ入力レジスタ６に対してイネーブル信号を１クロック
の間アサートし、データ入力レジスタ６はTrd＝４とな
るサイクルＴ１４で、イネーブル信号に従ってデータバ
ス１８からＤＲＡＭ１３が出力するデータを格納する。
データ入力レジスタ６に格納されたデータは、必要に応
じてトライステートバッファ９を通してデータバス２１
に出力され、データ処理手段１に供給される。同時にTa
cd＝６でもあるサイクルＴ１４で、メモリ制御回路４は
ＣＡＳ信号１５をネゲートし、ＣＡＳプリチャージ期間
のカウントを開始する。Tcp＝３となるサイクルＴ１７
で次の列アドレスを出力するために、メモリ制御回路４
はサイクルＴ１６で制御信号をアドレス出力回路８に出
力する。
タ入力レジスタ６に対してイネーブル信号を１クロック
の間アサートし、データ入力レジスタ６はTrd＝４とな
るサイクルＴ１４で、イネーブル信号に従ってデータバ
ス１８からＤＲＡＭ１３が出力するデータを格納する。
データ入力レジスタ６に格納されたデータは、必要に応
じてトライステートバッファ９を通してデータバス２１
に出力され、データ処理手段１に供給される。同時にTa
cd＝６でもあるサイクルＴ１４で、メモリ制御回路４は
ＣＡＳ信号１５をネゲートし、ＣＡＳプリチャージ期間
のカウントを開始する。Tcp＝３となるサイクルＴ１７
で次の列アドレスを出力するために、メモリ制御回路４
はサイクルＴ１６で制御信号をアドレス出力回路８に出
力する。
【００２７】以降、同様にアクセスを繰り返すことで図
４に示すような動作が得られる。 （第２の設定例）ここでは、Tard＝６、Tasr＝３、Tacd
＝６、Tasc＝２、Tcp＝３、Trd＝６と設定した場合につ
いて、図５を用いて説明する。
４に示すような動作が得られる。 （第２の設定例）ここでは、Tard＝６、Tasr＝３、Tacd
＝６、Tasc＝２、Tcp＝３、Trd＝６と設定した場合につ
いて、図５を用いて説明する。
【００２８】ＣＡＳ信号１５、ＲＥ信号１６をアサート
するまでは、（第１の設定例）に同じである。Tacd＝６
となるサイクルＴ１４で、メモリ制御回路４はＣＡＳ信
号１５をネゲートし、ＣＡＳプリチャージ期間のカウン
トを開始する。さらに、この後サイクルＴ１５でデータ
入力レジスタ６に対してイネーブル信号を１クロックの
間アサートする。データ入力レジスタ６はTrd＝６とな
るサイクルＴ１６でイネーブル信号に従ってデータバス
１８からＤＲＡＭ１３が出力するデータを格納する。デ
ータ入力レジスタ６に格納されたデータは、必要に応じ
てトライステートバッファ９を通してデータバス２１に
出力され、データ処理手段１に供給される。Tcp＝３と
なるサイクルＴ１７で次の列アドレスを出力するため
に、メモリ制御回路４はサイクルＴ１６で制御信号をア
ドレス出力回路８に出力する。
するまでは、（第１の設定例）に同じである。Tacd＝６
となるサイクルＴ１４で、メモリ制御回路４はＣＡＳ信
号１５をネゲートし、ＣＡＳプリチャージ期間のカウン
トを開始する。さらに、この後サイクルＴ１５でデータ
入力レジスタ６に対してイネーブル信号を１クロックの
間アサートする。データ入力レジスタ６はTrd＝６とな
るサイクルＴ１６でイネーブル信号に従ってデータバス
１８からＤＲＡＭ１３が出力するデータを格納する。デ
ータ入力レジスタ６に格納されたデータは、必要に応じ
てトライステートバッファ９を通してデータバス２１に
出力され、データ処理手段１に供給される。Tcp＝３と
なるサイクルＴ１７で次の列アドレスを出力するため
に、メモリ制御回路４はサイクルＴ１６で制御信号をア
ドレス出力回路８に出力する。
【００２９】以降、同様にアクセスを繰り返すことで図
５に示すような動作が得られる。以上、リード時の動作
について説明したが、ライト時の動作を（第１の設定
例）と（第２の設定例）に従って、図６を用いて説明す
る。ライト動作時は、リードパラメタレジスタ２を使用
しない点と、ＲＥ信号１６が常にネゲートされ、ＷＥ信
号１７がアサートされる点と、データの流れがＤＲＡＭ
１３からデータ処理手段１となる点のみがリード動作時
と異なるため、以下リード動作と異なる部分のみを説明
する。なお、リードパラメタレジスタ２を使用しないた
め、（第１の設定例）と（第２の設定例）は同じ設定、
Tard＝６、Tasr＝３、Tacd＝６、Tasc＝２、Tcp＝３と
なる。
５に示すような動作が得られる。以上、リード時の動作
について説明したが、ライト時の動作を（第１の設定
例）と（第２の設定例）に従って、図６を用いて説明す
る。ライト動作時は、リードパラメタレジスタ２を使用
しない点と、ＲＥ信号１６が常にネゲートされ、ＷＥ信
号１７がアサートされる点と、データの流れがＤＲＡＭ
１３からデータ処理手段１となる点のみがリード動作時
と異なるため、以下リード動作と異なる部分のみを説明
する。なお、リードパラメタレジスタ２を使用しないた
め、（第１の設定例）と（第２の設定例）は同じ設定、
Tard＝６、Tasr＝３、Tacd＝６、Tasc＝２、Tcp＝３と
なる。
【００３０】行アドレス出力が終了するサイクルＴ７に
おいて、メモリ制御回路４はデータ出力レジスタ７にイ
ネーブル信号を出力すると同時にＷＥ信号１７をアサー
トする。データ出力レジスタ７は、データバス２１を通
じてデータ処理手段１から出力されたデータをサイクル
Ｔ８において取り込み、トライステートバッファ１０を
介してデータバス１８からＤＲＡＭ１３へ出力する。更
にＣＡＳ信号１５がネゲートされるサイクルＴ１４で、
トライステートバッファ１０を閉じ、データバス１８を
ハイ・インピーダンスの状態にする。
おいて、メモリ制御回路４はデータ出力レジスタ７にイ
ネーブル信号を出力すると同時にＷＥ信号１７をアサー
トする。データ出力レジスタ７は、データバス２１を通
じてデータ処理手段１から出力されたデータをサイクル
Ｔ８において取り込み、トライステートバッファ１０を
介してデータバス１８からＤＲＡＭ１３へ出力する。更
にＣＡＳ信号１５がネゲートされるサイクルＴ１４で、
トライステートバッファ１０を閉じ、データバス１８を
ハイ・インピーダンスの状態にする。
【００３１】以降、同様にアクセスを繰り返すことで図
６に示すような動作が得られる。図４の動作タイミング
は、高速ページモードに、図５の動作タイミングは、Ｅ
ＤＯモードに対応している。
６に示すような動作が得られる。図４の動作タイミング
は、高速ページモードに、図５の動作タイミングは、Ｅ
ＤＯモードに対応している。
【００３２】なお、上記の実施の形態ではリードパラメ
タレジスタ２に設定する値をクロック数単位で計数して
いるが、クロックの周期に依存しない絶対時間としても
よい。この場合は、設定された絶対時間を所与のクロッ
ク周期で除算し該時間をクロック数に変換する手段を追
加することにより実現できる。こうすることにより、利
用者はクロックの周波数を意識することなくデータを取
り込む時間を設定できるという利点が得られる。
タレジスタ２に設定する値をクロック数単位で計数して
いるが、クロックの周期に依存しない絶対時間としても
よい。この場合は、設定された絶対時間を所与のクロッ
ク周期で除算し該時間をクロック数に変換する手段を追
加することにより実現できる。こうすることにより、利
用者はクロックの周波数を意識することなくデータを取
り込む時間を設定できるという利点が得られる。
【００３３】以上のように本発明の実施の形態によれ
ば、リードパラメタレジスタ２の値を変えるだけで高速
ページモードとＥＤＯモードのモード切り替えを意識す
ることなく両モードに対応するメモリ制御が可能とな
る。また、リードパラメタをクロックの整数倍で変える
ことができるため、クロックの周波数が高くなってもＣ
ＡＳ立上りからリードデータを取り込む時点までの差を
大きくすることができ、ＥＤＯモードのメリットを最大
限に生かしたメモリ制御が可能となる。
ば、リードパラメタレジスタ２の値を変えるだけで高速
ページモードとＥＤＯモードのモード切り替えを意識す
ることなく両モードに対応するメモリ制御が可能とな
る。また、リードパラメタをクロックの整数倍で変える
ことができるため、クロックの周波数が高くなってもＣ
ＡＳ立上りからリードデータを取り込む時点までの差を
大きくすることができ、ＥＤＯモードのメリットを最大
限に生かしたメモリ制御が可能となる。
【００３４】
【発明の効果】以上説明したように本発明によれば、リ
ードパラメタレジスタの値を変えることで、特にモード
切り替え機能を持つことなく、高速ページモードとＥＤ
Ｏページモードの両方に対応できるため、動作検証の項
目を削減することができ、、結果としてテスト時間を短
縮することができる。また、リードデータの取り込みタ
イミングを可変にすることで、アクセスタイムを最適化
したメモリアクセスを行うことが可能になるという有利
な効果が得られる。
ードパラメタレジスタの値を変えることで、特にモード
切り替え機能を持つことなく、高速ページモードとＥＤ
Ｏページモードの両方に対応できるため、動作検証の項
目を削減することができ、、結果としてテスト時間を短
縮することができる。また、リードデータの取り込みタ
イミングを可変にすることで、アクセスタイムを最適化
したメモリアクセスを行うことが可能になるという有利
な効果が得られる。
【図１】本発明の実施の形態における半導体装置の構成
図
図
【図２】図１に示すステートマシン５の状態遷移図
【図３】図１に示すリードパラメタレジスタ２及びタイ
ミングパラメタレジスタ３の構成図
ミングパラメタレジスタ３の構成図
【図４】同実施の形態による半導体装置の第１の動作の
タイミング図
タイミング図
【図５】同実施の形態による半導体装置の第２の動作の
タイミング図
タイミング図
【図６】同実施の形態による半導体装置の第３の動作の
タイミング図
タイミング図
【図７】発明が解決しようとする課題を説明するための
ＤＲＡＭの動作タイミング図
ＤＲＡＭの動作タイミング図
１ データ処理手段 ２ リードパラメタレジスタ ３ タイミングパラメタレジスタ ４ メモリ制御回路 ５ ステートマシン ６ データ入力レジスタ ７ データ出力レジスタ ８ アドレス出力回路 ９、１０ トライステートバッファ １１ 外部デバイス制御手段 １２ 半導体装置 １３ ＤＲＡＭ １４ ＲＡＳ信号 １５ ＣＡＳ信号 １６ ＲＥ信号 １７ ＷＥ信号 １８、２１ データバス １９、２０ アドレスバス ２２ クロック ２３ ステート情報 ２４ パラメタ設定手段 ２５ バス手段
Claims (6)
- 【請求項１】 クロックを受けて動作し、命令に従って
データを処理するデータ処理手段と、 外部デバイスとの間でのアドレスおよびデータの転送路
となるバス手段と、 前記バス手段上のデータを取り込むタイミングを前記ク
ロック単位に指定するパラメタを設定するパラメタ設定
手段と、 前記データ処理手段から外部デバイスに対するリード要
求を受けた時に、前記バス手段とともに前記外部デバイ
スに接続されるアクセス信号を生成し、前記パラメタ設
定手段に設定されたパラメタに従ったタイミングで、前
記バス手段からデータを取り込む外部デバイス制御手段
とを備えることを特徴とする半導体装置。 - 【請求項２】 前記パラメタ設定手段に設定されたパラ
メタは、前記クロックを基準に計数した時間値であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記外部デバイスは、ダイナミックラン
ダムアクセスメモリで構成され、 前記時間値は、前記アクセス信号の１つとして前記ダイ
ナミックランダムアクセスメモリに対して発せられる列
アドレスストローブ信号の変化点を起点にして計数され
ることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記パラメタ設定手段は、前記パラメタ
の他に、前記バス手段におけるアドレスの送出のタイミ
ングと前記アクセス信号のアサートのタイミングとを含
むパラメタを設定することを特徴とする請求項１から３
のいずれか１項に記載の半導体装置。 - 【請求項５】 前記パラメタ設定手段は、レジスタで構
成され、前記データ処理手段によって前記パラメタが書
き込まれることを特徴とする請求項４記載の半導体装
置。 - 【請求項６】 クロックを受けて動作し、命令に従って
データを処理するデータ処理手段と、 外部デバイスとの間でのアドレスおよびデータの転送路
となるバス手段と、 前記バス手段上のデータを取り込むタイミングを指定す
るパラメタを設定するパラメタ設定手段と、 前記データ処理手段から外部デバイスに対するリード要
求を受けた時に、前記バス手段とともに前記外部デバイ
スに接続されるアクセス信号を生成し、前記パラメタ設
定手段に設定されたパラメタに従ったタイミングで、前
記バス手段からデータを取り込む外部デバイス制御手段
とを備え、 前記パラメタは、前記クロックの周期に依存しない時間
値であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292155A JPH11126480A (ja) | 1997-10-24 | 1997-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292155A JPH11126480A (ja) | 1997-10-24 | 1997-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11126480A true JPH11126480A (ja) | 1999-05-11 |
Family
ID=17778265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9292155A Pending JPH11126480A (ja) | 1997-10-24 | 1997-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11126480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
-
1997
- 1997-10-24 JP JP9292155A patent/JPH11126480A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
| US7953941B2 (en) * | 2004-06-30 | 2011-05-31 | Renesas Electronics Corporation | Data processor with memory controller having burst access operation |
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