JP2621612B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00123—Avoiding variations of delay due to integration tolerances
-
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スタンダードセル方式等により形成される
半導体集積回路に関し、特に、相補型MOSトランジスタ
による反転増幅器を縦続接続して構成された遅延回路を
有する半導体集積回路に関する。
半導体集積回路に関し、特に、相補型MOSトランジスタ
による反転増幅器を縦続接続して構成された遅延回路を
有する半導体集積回路に関する。
［従来の技術］ 第４図は、従来のこの種遅延回路のレイアウト図であ
り、第５図は、その等価回路図である。
り、第５図は、その等価回路図である。
第４図において、6a、6bはゲートポリシリコン、7a、
7b、7cはｐ型拡散領域、8a、8b、8cはｎ型拡散領域、10
はVDD用電源配線、11はGND用電源配線、12は信号配線、
９は拡散層あるいはゲートポリシリコンと各配線とを接
続するためのコンタクト、Inは信号入力端子、Outは信
号出力端子である。同図に示されるように、従来例では
各トランジスタは同じチャネル幅を持つように構成され
ていた。
7b、7cはｐ型拡散領域、8a、8b、8cはｎ型拡散領域、10
はVDD用電源配線、11はGND用電源配線、12は信号配線、
９は拡散層あるいはゲートポリシリコンと各配線とを接
続するためのコンタクト、Inは信号入力端子、Outは信
号出力端子である。同図に示されるように、従来例では
各トランジスタは同じチャネル幅を持つように構成され
ていた。
第５図に示すｐチャネルMOSトランジスタ4aはｐ型拡
散領域7a、7bおよびゲートポリシリコン6aから構成さ
れ、またｎチャネルMOSトランジスタ5aはｎ型拡散領域8
a、8bおよびゲートポリシリコン6aから構成されてお
り、そして、MOSトランジスタ4a、5aにより初段インバ
ータ１が構成されている。従来例では、このように同一
のチャネル幅のトランジスタを用いて、必要な段数を縦
続接続して遅延回路を構成するものであった。
散領域7a、7bおよびゲートポリシリコン6aから構成さ
れ、またｎチャネルMOSトランジスタ5aはｎ型拡散領域8
a、8bおよびゲートポリシリコン6aから構成されてお
り、そして、MOSトランジスタ4a、5aにより初段インバ
ータ１が構成されている。従来例では、このように同一
のチャネル幅のトランジスタを用いて、必要な段数を縦
続接続して遅延回路を構成するものであった。
［発明が解決しようとする課題］ この従来の遅延回路では、信号を遅延させるために、
同一の遅延時間を有するインバータを複数段継続接続
し、その段数によって必要な遅延時間を得ていたので、
インバータの接続段数が多くなり、遅延回路のために必
要となる面積が大きくなった。
同一の遅延時間を有するインバータを複数段継続接続
し、その段数によって必要な遅延時間を得ていたので、
インバータの接続段数が多くなり、遅延回路のために必
要となる面積が大きくなった。
［課題を解決するための手段］ 本発明の半導体集積回路は、相補型MOSトランジスタ
を用いた反転増幅器を複数段縦続接続することによって
構成される遅延回路ブロックを有するものであって、最
終段インバータ以外の少なくとも一つのインバータのト
ランジスタのチャネル幅は、最終段インバータのトラン
ジスタのそれより狭くなされ、かつ、チャネル幅が狭く
なされたトランジスタにはゲート電極を共通とする負荷
用トランジスタが接続されるものである。チャネル幅が
狭くなされたトランジスタと負荷用のトランジスタとは
次のように構成されている。すなわち、最終段のインバ
ータを構成するトランジスタのソース・ドレイン領域と
同じ幅の領域内にLOCOS法等によって分離領域を形成し
残りの領域をソース・ドレイン領域とすることによっ
て、チャネル幅の狭い２つのトランジスタを形成し、そ
の一方のトランジスタをインバータ用に、その他方のト
ランジスタを負荷用として用いる。
を用いた反転増幅器を複数段縦続接続することによって
構成される遅延回路ブロックを有するものであって、最
終段インバータ以外の少なくとも一つのインバータのト
ランジスタのチャネル幅は、最終段インバータのトラン
ジスタのそれより狭くなされ、かつ、チャネル幅が狭く
なされたトランジスタにはゲート電極を共通とする負荷
用トランジスタが接続されるものである。チャネル幅が
狭くなされたトランジスタと負荷用のトランジスタとは
次のように構成されている。すなわち、最終段のインバ
ータを構成するトランジスタのソース・ドレイン領域と
同じ幅の領域内にLOCOS法等によって分離領域を形成し
残りの領域をソース・ドレイン領域とすることによっ
て、チャネル幅の狭い２つのトランジスタを形成し、そ
の一方のトランジスタをインバータ用に、その他方のト
ランジスタを負荷用として用いる。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例を示すレイアウト図であ
る。同図において、6a、6bはゲートポリシリコン、7a、
7b、7c1、7c2はｐ型拡散領域、8a、8b、8c1、8c2はｎ型
拡散領域、10はVDD用電源配線、11はGND用電源配線、12
は信号配線、９は拡散層またはゲートポリシリコンと各
配線とを接続するためのコンタクトである。
る。同図において、6a、6bはゲートポリシリコン、7a、
7b、7c1、7c2はｐ型拡散領域、8a、8b、8c1、8c2はｎ型
拡散領域、10はVDD用電源配線、11はGND用電源配線、12
は信号配線、９は拡散層またはゲートポリシリコンと各
配線とを接続するためのコンタクトである。
第２図は、第１図に示される遅延回路ブロックの等価
回路図である。第２図において、１は初段インバータ、
２は第２段インバータ、３は負荷回路、4a、4b、4cはｐ
チャンネルMOSトランジスタ、5a、5b、5cはｎチャネルM
OSトランジスタである。第１図に示す初段インバータ１
は、ｐ型拡散領域7a、7bおよびゲートポリシリコン6aか
ら構成されるｐチャネルMOSトランジスタ4aと、ｎ型拡
散領域8a、8bおよびゲートポリシリコン6aから構成され
るｎチャネルMOSトランジスタ5aから成り、また、第２
段インバータ２は、ｐ型拡散領域7b、7c1およびゲート
ポリシリコン6bから構成されるｐチャネルMOSトランジ
スタ4bと、ｎ型拡散領域8b、8c1およびゲートポリシリ
コン6bから構成されるｎチャネルMOSトランジスタ5bか
ら成る。また、負荷回路３は、ｐ型拡散領域7b、7c2お
よびゲートポリシリコン6bから構成されるｐチャネルMO
Sトランジスタ4cと、ｎ型拡散領域8b、8c2およびゲート
ポリシリコン6bから構成されるｎチャネルMOSトランジ
スタ5cとから構成されている。
回路図である。第２図において、１は初段インバータ、
２は第２段インバータ、３は負荷回路、4a、4b、4cはｐ
チャンネルMOSトランジスタ、5a、5b、5cはｎチャネルM
OSトランジスタである。第１図に示す初段インバータ１
は、ｐ型拡散領域7a、7bおよびゲートポリシリコン6aか
ら構成されるｐチャネルMOSトランジスタ4aと、ｎ型拡
散領域8a、8bおよびゲートポリシリコン6aから構成され
るｎチャネルMOSトランジスタ5aから成り、また、第２
段インバータ２は、ｐ型拡散領域7b、7c1およびゲート
ポリシリコン6bから構成されるｐチャネルMOSトランジ
スタ4bと、ｎ型拡散領域8b、8c1およびゲートポリシリ
コン6bから構成されるｎチャネルMOSトランジスタ5bか
ら成る。また、負荷回路３は、ｐ型拡散領域7b、7c2お
よびゲートポリシリコン6bから構成されるｐチャネルMO
Sトランジスタ4cと、ｎ型拡散領域8b、8c2およびゲート
ポリシリコン6bから構成されるｎチャネルMOSトランジ
スタ5cとから構成されている。
ｐ型拡散領域7c1、7c2およびｎ型拡散領域8c1、8c2
は、拡散領域7a、8aと同一のサイズの領域内に例えばLO
COS酸化膜を配置することによって分離して形成された
幅の狭い２つの拡散領域である。このように構成された
第２段目インバータ２では、そのトランジスタのチャネ
ル幅が初段インバータ１のトランジスタのそれより狭
く、負荷駆動能力が低いので、大きな遅延時間が得られ
る。また、第２段インバータとゲートポリシリコン6bを
共有する負荷回路３は前段（この場合は初段インバータ
１）の回路の負荷としてのみ作用する回路であって、こ
の回路により第２段のインバータの入力部の立ち上が
り、立ち下がりが遅延させられるので、負荷回路３を付
加したことにより効率良く信号を遅延させることができ
る。したがって、本実施例により、少ない段数のインバ
ータにより必要な遅延時間を得ることができるので、セ
ル面積の縮小が可能となる。
は、拡散領域7a、8aと同一のサイズの領域内に例えばLO
COS酸化膜を配置することによって分離して形成された
幅の狭い２つの拡散領域である。このように構成された
第２段目インバータ２では、そのトランジスタのチャネ
ル幅が初段インバータ１のトランジスタのそれより狭
く、負荷駆動能力が低いので、大きな遅延時間が得られ
る。また、第２段インバータとゲートポリシリコン6bを
共有する負荷回路３は前段（この場合は初段インバータ
１）の回路の負荷としてのみ作用する回路であって、こ
の回路により第２段のインバータの入力部の立ち上が
り、立ち下がりが遅延させられるので、負荷回路３を付
加したことにより効率良く信号を遅延させることができ
る。したがって、本実施例により、少ない段数のインバ
ータにより必要な遅延時間を得ることができるので、セ
ル面積の縮小が可能となる。
第３図は、本発明の他の実施例を示すレイアウト図で
ある。本実施例の先の実施例と相違する点は、第２段イ
ンバータのゲートポリシリコン6b′に初段より幅の広い
ものを使用している点である。このように構成すること
により、より効果的に大きな遅延を得ることができ、さ
らに段数を減らすことができるため、面積を一層小さく
することができる。
ある。本実施例の先の実施例と相違する点は、第２段イ
ンバータのゲートポリシリコン6b′に初段より幅の広い
ものを使用している点である。このように構成すること
により、より効果的に大きな遅延を得ることができ、さ
らに段数を減らすことができるため、面積を一層小さく
することができる。
なお、以上の実施例ではインバータを３段用いたもの
であったが、本発明はこれに限定されるものではなく、
より多いまたは少ない段数のインバータを用いることが
できる。また、上記実施例では、初段インバータにはチ
ャネル幅の広いトランジスタを用いていたが、必ずしも
そのようにする必要はなく、次段回路に対する駆動能力
が要求される最終段のインバータを除いて、どの段のイ
ンバータにチャネル幅の狭いトランジスタを用いるかあ
るいは何個のインバータにチャネル幅の狭いトランジス
タを用いるかは自由に選択できる。また、負荷用のトラ
ンジスタ4c、5cではソース・ドレイン間を短絡していた
がこれに代えて両トランジスタのドレイン同士を接続す
るようにしてもよい。
であったが、本発明はこれに限定されるものではなく、
より多いまたは少ない段数のインバータを用いることが
できる。また、上記実施例では、初段インバータにはチ
ャネル幅の広いトランジスタを用いていたが、必ずしも
そのようにする必要はなく、次段回路に対する駆動能力
が要求される最終段のインバータを除いて、どの段のイ
ンバータにチャネル幅の狭いトランジスタを用いるかあ
るいは何個のインバータにチャネル幅の狭いトランジス
タを用いるかは自由に選択できる。また、負荷用のトラ
ンジスタ4c、5cではソース・ドレイン間を短絡していた
がこれに代えて両トランジスタのドレイン同士を接続す
るようにしてもよい。
通常、スタンダードセル方式の半導体集積回路では、
少なくとも同一ブロック内では高さが揃うように、即ち
そのブロック内では同一のチャネル幅となるように構成
される。而して、遅延時間を大きくするために特定のイ
ンバータのみのチャネル幅を狭くすると、その部分でト
ランジスタの高さが揃わなくなり、そしてそのためその
部分にデッドスペースが生じる。本発明では、ここに負
荷用のトランジスタを構成して、デッドスペースとなる
べきスペースを回路の動作遅延を促進する素子のために
用い、スペースを有効に使用して大きな遅延時間を得て
いる。
少なくとも同一ブロック内では高さが揃うように、即ち
そのブロック内では同一のチャネル幅となるように構成
される。而して、遅延時間を大きくするために特定のイ
ンバータのみのチャネル幅を狭くすると、その部分でト
ランジスタの高さが揃わなくなり、そしてそのためその
部分にデッドスペースが生じる。本発明では、ここに負
荷用のトランジスタを構成して、デッドスペースとなる
べきスペースを回路の動作遅延を促進する素子のために
用い、スペースを有効に使用して大きな遅延時間を得て
いる。
［発明の効果］ 以上説明したように、本発明は、多段に接続されたイ
ンバータを用いた遅延回路において、最終段を除く適宜
段のインバータを構成するトランジスタのチャネル幅を
狭くし、かつ、チャネル幅を狭くすることによって生じ
た空きスペースを利用して前段の回路の負荷となるトラ
ンジスタを形成したものであるので、本発明によれば、
多くの段数のインバータを使用しなくとも必要な遅れ時
間を有する遅延回路を得ることができ、遅延回路のため
の面積を縮小することができる。
ンバータを用いた遅延回路において、最終段を除く適宜
段のインバータを構成するトランジスタのチャネル幅を
狭くし、かつ、チャネル幅を狭くすることによって生じ
た空きスペースを利用して前段の回路の負荷となるトラ
ンジスタを形成したものであるので、本発明によれば、
多くの段数のインバータを使用しなくとも必要な遅れ時
間を有する遅延回路を得ることができ、遅延回路のため
の面積を縮小することができる。
第１図、第３図は、それぞれ本発明の実施例を示すレイ
アウト図、第２図は、第１図の実施例の等価回路図、第
４図は、従来例のレイアウト図、第５図は、その等価回
路図である。 １……初段インバータ、２……第２段インバータ、３…
…負荷回路、4a〜4c……ｐチャネルMOSトランジスタ、5
a〜5c……ｎチャネルMOSトランジスタ、6a、6b、6b′…
…ゲートポリシリコン、7a、7b、7c、7c1、7c2……ｐ型
拡散領域、8a、8b、8c、8c1、8c2……ｎ型拡散領域、９
……コンタクト、10……VDD用電源配線、11……GND用電
源配線、12……信号配線。
アウト図、第２図は、第１図の実施例の等価回路図、第
４図は、従来例のレイアウト図、第５図は、その等価回
路図である。 １……初段インバータ、２……第２段インバータ、３…
…負荷回路、4a〜4c……ｐチャネルMOSトランジスタ、5
a〜5c……ｎチャネルMOSトランジスタ、6a、6b、6b′…
…ゲートポリシリコン、7a、7b、7c、7c1、7c2……ｐ型
拡散領域、8a、8b、8c、8c1、8c2……ｎ型拡散領域、９
……コンタクト、10……VDD用電源配線、11……GND用電
源配線、12……信号配線。
Claims (1)
- 【請求項１】相補型MOSトランジスタを用いた反転増幅
器を複数段縦続接続して構成された遅延回路を有する半
導体集積回路において、最終段を除く少なくとも一つの
反転増幅器は、最終段の反転増幅器を構成するMOSトラ
ンジスタのソース・ドレイン領域と同等の幅の領域の一
部を分離領域としてソース・ドレイン領域を２つに分割
することによって生成された２つのMOSトランジスタの
一方のトランジスタを用いて構成されたものであり、か
つ、前記２つのMOSトランジスタの他方は負荷用MOSトラ
ンジスタとして用いられるものであることを特徴とする
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213235A JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
| US07/743,636 US5229667A (en) | 1990-08-11 | 1991-08-12 | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213235A JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494557A JPH0494557A (ja) | 1992-03-26 |
| JP2621612B2 true JP2621612B2 (ja) | 1997-06-18 |
Family
ID=16635765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213235A Expired - Lifetime JP2621612B2 (ja) | 1990-08-11 | 1990-08-11 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5229667A (ja) |
| JP (1) | JP2621612B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449731B2 (en) | 2004-03-24 | 2008-11-11 | Fujitsu Limited | Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors |
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| JPH0555881A (ja) * | 1991-08-27 | 1993-03-05 | Toshiba Corp | 遅延回路 |
| EP1045446A3 (en) * | 1994-09-30 | 2000-11-15 | Yozan Inc. | MOS invertor having a constricted channel width |
| JP3862306B2 (ja) * | 1995-06-23 | 2006-12-27 | 三菱電機株式会社 | 半導体装置 |
| US5677555A (en) * | 1995-12-22 | 1997-10-14 | Cypress Semiconductor Corp. | Output driver transistor with multiple gate bodies |
| US5905395A (en) * | 1997-04-22 | 1999-05-18 | International Business Machines Corporation | Miller effect-based delay circuit |
| JP3415444B2 (ja) | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
| KR100541656B1 (ko) * | 2004-08-03 | 2006-01-11 | 삼성전자주식회사 | 성능이 향상된 ｃｍｏｓ 소자 및 그 제조 방법 |
| JP6396834B2 (ja) | 2015-03-23 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| USRE25978E (en) * | 1960-08-19 | 1966-03-08 | Multi-collector transistor forming bistable circuit | |
| US4045688A (en) * | 1976-10-26 | 1977-08-30 | Rca Corporation | Power-on reset circuit |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5846178B2 (ja) * | 1980-12-03 | 1983-10-14 | 富士通株式会社 | 半導体装置 |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS5976431A (ja) * | 1982-10-22 | 1984-05-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0680805B2 (ja) * | 1985-05-29 | 1994-10-12 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| KR970000560B1 (ko) * | 1986-10-01 | 1997-01-13 | 아오이 죠이치 | 반도체집적회로 |
| JPS648657A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
| JP2685203B2 (ja) * | 1988-02-22 | 1997-12-03 | 富士通株式会社 | 遅延回路 |
-
1990
- 1990-08-11 JP JP2213235A patent/JP2621612B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-12 US US07/743,636 patent/US5229667A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7449731B2 (en) | 2004-03-24 | 2008-11-11 | Fujitsu Limited | Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0494557A (ja) | 1992-03-26 |
| US5229667A (en) | 1993-07-20 |
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