JPS62195922A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62195922A JPS62195922A JP61037393A JP3739386A JPS62195922A JP S62195922 A JPS62195922 A JP S62195922A JP 61037393 A JP61037393 A JP 61037393A JP 3739386 A JP3739386 A JP 3739386A JP S62195922 A JPS62195922 A JP S62195922A
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- 230000000295 complement effect Effects 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
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- 238000000034 method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
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- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関するもので、たと
えば、６ＭＯ８（相補型ＭＯ３）を用いたトライステー
ト出力回路を有する論理集積回路等に利用して有効な技
術に関するものである。
えば、６ＭＯ８（相補型ＭＯ３）を用いたトライステー
ト出力回路を有する論理集積回路等に利用して有効な技
術に関するものである。
ＣＭＯ３を用いたトライステートの出力回路については
、たとえば１９８２年、日立製作所発行の「日立ＣＭＯ
Ｓゲートアレイデータフ゛ツク」にＨＤ６２ Ｊ／に／
Ｌシリーズとして記載されている。
、たとえば１９８２年、日立製作所発行の「日立ＣＭＯ
Ｓゲートアレイデータフ゛ツク」にＨＤ６２ Ｊ／に／
Ｌシリーズとして記載されている。
第２図には、本発明者等が先に開発した上記トライステ
ート出力回路の回路図が示されている。
ート出力回路の回路図が示されている。
出力回路は、入力データＤｉｎと出力イネーブル信号Ｏ
Ｅを受けるＮＡＮＤ （ナンド）ゲート回路と、入力デ
ータＤｉｎと出力イネーブル信号ＯＥの反転信号を受け
るＮＯＲ（ノア）ゲート回路および出力インバータ回路
により構成される。同図において、ＮＡＮＤゲート回路
はＰチャンネルＭＯＳＦＥＴＱ１１、Ｑ１２およびＮチ
ャンネルＭＯＳＦＥＴＱ１６、Ｑ１７により構成され、
ＮＯＲゲート回路はＰチャンネルＭＯＳＦＥＴＱＩ ３
、Ｑ１４およびＮチャンネルＭＯＳＦＥＴＱ１Ｂ、Ｑ１
９により構成される。また、出力インバータ回路はＰチ
ャンネルＭＯ５ＦＥＴＱ１５およびＮチャンネルＭＯＳ
ＦＥＴＱ２０により構成される。このような、ＣＭＯ５
を用いたトライステート出力回路には次に示す問題点が
あることが本発明者等によって明らかになった。すなわ
ち、複数の出力回路の出力を接続する場合に、単純にワ
イアードＯＲが可能なトライステートの出力回路が効果
的とされるにもかかわらず、一つの出力回路を構成する
回路素子数が、出力イネーブル信号ＯＥの反転用のイン
バータ回路を除いて１０個必要であり、高集積化を妨げ
る要因になっている。
Ｅを受けるＮＡＮＤ （ナンド）ゲート回路と、入力デ
ータＤｉｎと出力イネーブル信号ＯＥの反転信号を受け
るＮＯＲ（ノア）ゲート回路および出力インバータ回路
により構成される。同図において、ＮＡＮＤゲート回路
はＰチャンネルＭＯＳＦＥＴＱ１１、Ｑ１２およびＮチ
ャンネルＭＯＳＦＥＴＱ１６、Ｑ１７により構成され、
ＮＯＲゲート回路はＰチャンネルＭＯＳＦＥＴＱＩ ３
、Ｑ１４およびＮチャンネルＭＯＳＦＥＴＱ１Ｂ、Ｑ１
９により構成される。また、出力インバータ回路はＰチ
ャンネルＭＯ５ＦＥＴＱ１５およびＮチャンネルＭＯＳ
ＦＥＴＱ２０により構成される。このような、ＣＭＯ５
を用いたトライステート出力回路には次に示す問題点が
あることが本発明者等によって明らかになった。すなわ
ち、複数の出力回路の出力を接続する場合に、単純にワ
イアードＯＲが可能なトライステートの出力回路が効果
的とされるにもかかわらず、一つの出力回路を構成する
回路素子数が、出力イネーブル信号ＯＥの反転用のイン
バータ回路を除いて１０個必要であり、高集積化を妨げ
る要因になっている。
この発明の目的は、比較的少ない回路素子数で構成され
るＣＭＯ３Ｉ−ライステート出力回路を含む半導体集積
回路装置を提供することにある。
るＣＭＯ３Ｉ−ライステート出力回路を含む半導体集積
回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
出力用ＣＭＯＳインバータ回路と、そのソースが電源電
圧ＶＣＣにまたそのドレインが出力用ＣＭＯＳインバー
タ回路のＰチャンネル間Ｏ３ＦＥＴのゲートにそれぞれ
共通接続され、その一方のゲートに入力データＤｉｎま
た他の一方のゲートに出力イネーブル信号ＯＥを受ける
二つのＰチャンネルＭＯＳ Ｆ ＥＴと、そのソースが
回路の接地電位にまたそのドレインが出力用ＣＭＯＳイ
ンバータ回路のＮチャンネルＭＯＳ Ｆ ＥＴのゲート
にそれぞれ共通接続され、その一方のゲートに入力デー
タＤｉｎまた他の一方のゲートに出力イネーブル信号Ｏ
Ｅの反転信号を受ける二つのＮチャンネルＭＯＳ Ｆ
ＥＴと、これらの二つのＰチャンネルＭＯＳ Ｆ ＥＴ
およびＮチャンネルＭＯ５ＦＥＴの共通接続されたドレ
インの間にあって、出力イネーブル信号ＯＥが有効な時
に導通状態となるスイッチＭＯＳＦＥＴとによりトライ
ステート出力回路を構成するものである。
を簡単に説明すれば、下記のとおりである。すなわち、
出力用ＣＭＯＳインバータ回路と、そのソースが電源電
圧ＶＣＣにまたそのドレインが出力用ＣＭＯＳインバー
タ回路のＰチャンネル間Ｏ３ＦＥＴのゲートにそれぞれ
共通接続され、その一方のゲートに入力データＤｉｎま
た他の一方のゲートに出力イネーブル信号ＯＥを受ける
二つのＰチャンネルＭＯＳ Ｆ ＥＴと、そのソースが
回路の接地電位にまたそのドレインが出力用ＣＭＯＳイ
ンバータ回路のＮチャンネルＭＯＳ Ｆ ＥＴのゲート
にそれぞれ共通接続され、その一方のゲートに入力デー
タＤｉｎまた他の一方のゲートに出力イネーブル信号Ｏ
Ｅの反転信号を受ける二つのＮチャンネルＭＯＳ Ｆ
ＥＴと、これらの二つのＰチャンネルＭＯＳ Ｆ ＥＴ
およびＮチャンネルＭＯ５ＦＥＴの共通接続されたドレ
インの間にあって、出力イネーブル信号ＯＥが有効な時
に導通状態となるスイッチＭＯＳＦＥＴとによりトライ
ステート出力回路を構成するものである。
上記した手段によれば、ＣＭＯ３によるトライステート
出力回路を、出力イネーブル信号ＯＥの反転用インバー
タ回路を除いて、８個のトランジスタで構成することが
でき、集積度を向上した論理集積回路等の半導体集積回
路装置が実現できるものである。
出力回路を、出力イネーブル信号ＯＥの反転用インバー
タ回路を除いて、８個のトランジスタで構成することが
でき、集積度を向上した論理集積回路等の半導体集積回
路装置が実現できるものである。
第１図には、この発明が通用されたＣＭＯ３によるトラ
イステート出力回路の一実施例の回路図が示されている
。同図の各回路素子は、公知のＣＭＯ５ｊｌ積回路の製
造技術によって、１個の単結晶シリコンのような半導体
基板上において形成される。
イステート出力回路の一実施例の回路図が示されている
。同図の各回路素子は、公知のＣＭＯ５ｊｌ積回路の製
造技術によって、１個の単結晶シリコンのような半導体
基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域およびソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。これによって、半導体基板は、その上に形成され
た複数のＰチャンネルＭＯＳＦＥＴの共通の基板ゲート
を構成する。Ｐ型ウェル領域は、その上に形成されたＮ
チャンネルＭＯＳＦＥＴの基板ゲートを構成する。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域およびソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。これによって、半導体基板は、その上に形成され
た複数のＰチャンネルＭＯＳＦＥＴの共通の基板ゲート
を構成する。Ｐ型ウェル領域は、その上に形成されたＮ
チャンネルＭＯＳＦＥＴの基板ゲートを構成する。
出力端子Ｄｏｕｔと電源電圧ＶＣＣとの間にハイレベル
の出力信号を形成するＰチャンネル出力ＭＯＳＦＥＴＱ
４が設けられ、出力端子Ｄｏｕｔと回路の接地電位との
間にローレベルの出力信号を形成するＮチャンネルＭＯ
Ｓ Ｆ ＥＴＱ Ｂが設けられる。
の出力信号を形成するＰチャンネル出力ＭＯＳＦＥＴＱ
４が設けられ、出力端子Ｄｏｕｔと回路の接地電位との
間にローレベルの出力信号を形成するＮチャンネルＭＯ
Ｓ Ｆ ＥＴＱ Ｂが設けられる。
電源電圧ＶＣＣとＰチャンネルＭＯＳＦＥＴＱ４のゲー
トとの間には、そのゲートに入力データＤｉｎを受吠る
ＰチャンネルＭＯＳ Ｆ ＥＴＱ １と、そのゲートに
出力イネーブル信号ＯＥを受けるＰチャンネルＭＯＳＦ
ＥＴＱ３が並列接続される。また、回路の接地電位とＮ
チャンネルＭＯＳＦＥＴＱＢのゲートの間には、そのゲ
ートに入力データＤｉｎ受けるＮチャンネルＭＯＳＦＥ
ＴＱ６と、そのゲートに出力イネーブル信号の反転信号
σ玉を受けるＮチャンネルＭＯＳＦＥＴＱ７が並列接続
される。これらの共通接続されたＰチャンネルＭＯＳＦ
ＥＴＱＩおよびＱ３のドレインとＮチャンネルＭＯＳＦ
ＥＴＱ６およびＱ７のドレインとの間には、そのゲート
に出力イネーブル信号ＯＥを受けるＮチャンネルＭＯＳ
ＦＥＴＱ５とそのゲートに出力イネーブル信号のインバ
ータ回路Ｎ１による反転信号面を受けるＰチャンネルＭ
Ｏ５ＦＥＴＱ２が並列接続される。
トとの間には、そのゲートに入力データＤｉｎを受吠る
ＰチャンネルＭＯＳ Ｆ ＥＴＱ １と、そのゲートに
出力イネーブル信号ＯＥを受けるＰチャンネルＭＯＳＦ
ＥＴＱ３が並列接続される。また、回路の接地電位とＮ
チャンネルＭＯＳＦＥＴＱＢのゲートの間には、そのゲ
ートに入力データＤｉｎ受けるＮチャンネルＭＯＳＦＥ
ＴＱ６と、そのゲートに出力イネーブル信号の反転信号
σ玉を受けるＮチャンネルＭＯＳＦＥＴＱ７が並列接続
される。これらの共通接続されたＰチャンネルＭＯＳＦ
ＥＴＱＩおよびＱ３のドレインとＮチャンネルＭＯＳＦ
ＥＴＱ６およびＱ７のドレインとの間には、そのゲート
に出力イネーブル信号ＯＥを受けるＮチャンネルＭＯＳ
ＦＥＴＱ５とそのゲートに出力イネーブル信号のインバ
ータ回路Ｎ１による反転信号面を受けるＰチャンネルＭ
Ｏ５ＦＥＴＱ２が並列接続される。
出力イネーブル信号ＯＥがハイレベルの時、Ｐチャンネ
ルＭＯＳＦＥＴＱＩ、Ｑ３およびＮチャンネルＭＯＳＦ
ＥＴＱ５、Ｑ６は、出力インバータ回路のＰチャンネル
ＭＯ５ＦＥＴＱ４に対し、入力データＤｉｎと出力イネ
ーブル信号ＯＥとのＮＡＮＤゲート回路を形成する。ま
た、出力イネーブル信号ＯＥがローレベルの時、Ｐチャ
ンネルＭＯＳＦＥＴＱＩ、Ｑ２およびＮチャンネルＭＯ
ＳＦＥＴＱ６、Ｑ７は、出力インバータ回路のＮチャン
ネルＭＯＳＦＥＴＱ８に対し、入力データＤｉｎと出力
イネーブル信号の反転信号σ１とのＮ０Ｒゲ一ト回路を
形成する。
ルＭＯＳＦＥＴＱＩ、Ｑ３およびＮチャンネルＭＯＳＦ
ＥＴＱ５、Ｑ６は、出力インバータ回路のＰチャンネル
ＭＯ５ＦＥＴＱ４に対し、入力データＤｉｎと出力イネ
ーブル信号ＯＥとのＮＡＮＤゲート回路を形成する。ま
た、出力イネーブル信号ＯＥがローレベルの時、Ｐチャ
ンネルＭＯＳＦＥＴＱＩ、Ｑ２およびＮチャンネルＭＯ
ＳＦＥＴＱ６、Ｑ７は、出力インバータ回路のＮチャン
ネルＭＯＳＦＥＴＱ８に対し、入力データＤｉｎと出力
イネーブル信号の反転信号σ１とのＮ０Ｒゲ一ト回路を
形成する。
第１図の回路は、次の動作により、トライステート出力
回路としての機能を有する。すなわち、出力イネーブル
信号ＯＥがローレベルでその反転信号σ下がハイレベル
であれば、ＰチャンネルＭＯ５ＦＥＴＱ２およびＮチャ
ンネルＭＯＳ Ｆ ＥＴＱ５がともにオフ状態となり、
またＰチャンネルＭＯＳ Ｆ ＥＴＱ ３がオン状態と
なるため、出力用ＰチャンネルＭＯＳＦＥＴＱ４のゲー
トにはＰチャンネルＭＯＳＦＥＴＱ３を介して電源電圧
ＶＣＣのようなハイレベルが供給される。これにより、
出力用ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４はオ
フ状態となる。また、出力イネーブル信号の反転信号で
１により、ＮチャンネルＭＯ５ＦＥＴＱ７がオン状態と
なるため、出力用ＮチャンネルＭＯＳＦＥＴＱ８のゲー
トにはＮチャンネルＭＯＳ Ｆ ＥＴＱ７を介して回路
の接地電位のようなローレベルが供給される。これによ
り、出力用ＮチャンネルＭＯＳＦＥＴＱ８もオフ状態と
なる。したがって、この出力回路の出力端子Ｄｏｕｔは
、その入力データＤｉｎに関係なく、ハイインピーダン
ス状態とされる。
回路としての機能を有する。すなわち、出力イネーブル
信号ＯＥがローレベルでその反転信号σ下がハイレベル
であれば、ＰチャンネルＭＯ５ＦＥＴＱ２およびＮチャ
ンネルＭＯＳ Ｆ ＥＴＱ５がともにオフ状態となり、
またＰチャンネルＭＯＳ Ｆ ＥＴＱ ３がオン状態と
なるため、出力用ＰチャンネルＭＯＳＦＥＴＱ４のゲー
トにはＰチャンネルＭＯＳＦＥＴＱ３を介して電源電圧
ＶＣＣのようなハイレベルが供給される。これにより、
出力用ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４はオ
フ状態となる。また、出力イネーブル信号の反転信号で
１により、ＮチャンネルＭＯ５ＦＥＴＱ７がオン状態と
なるため、出力用ＮチャンネルＭＯＳＦＥＴＱ８のゲー
トにはＮチャンネルＭＯＳ Ｆ ＥＴＱ７を介して回路
の接地電位のようなローレベルが供給される。これによ
り、出力用ＮチャンネルＭＯＳＦＥＴＱ８もオフ状態と
なる。したがって、この出力回路の出力端子Ｄｏｕｔは
、その入力データＤｉｎに関係なく、ハイインピーダン
ス状態とされる。
一方、出力イネーブル信号ＯＥがハイレベルでその反転
信号面がローレベルになると、スイッチ用ＭＯＳＦＥＴ
Ｑ２およびＱ５がオン状態になるとともに、Ｐチャンネ
ルＭＯＳ Ｆ ＥＴＱ ３およびＮチャンネルＭＯ５Ｆ
ＥＴＱ７がともにオフ状態となる。この時、入力データ
Ｄｉｎが論理“０”のローレベルであると、入力データ
Ｄｉｎをともにゲートに受けるＰチャンネルＭ ＯＳ
Ｆ Ｆ、 Ｔ Ｑ １はオン状態、ＮチャンネルＭＯＳ
ＦＥＴＱ６はオフ状態となる。これにより、出力用ＭＯ
Ｓ Ｆ ＥＴＱ４およびＱ８のゲートはハイレベルとな
り、ＰチャンネルＭＯＳ Ｆ ＥＴＱ ４はオフ状態、
Ｎチ中ンネルＭＯＳＦＥＴＱ８はオン状態となる。した
がって、この出力回路の出力端子ＤｏｕｔにはＭＯＳＦ
ＥＴＱ８を介して、ローレベルが出力される。
信号面がローレベルになると、スイッチ用ＭＯＳＦＥＴ
Ｑ２およびＱ５がオン状態になるとともに、Ｐチャンネ
ルＭＯＳ Ｆ ＥＴＱ ３およびＮチャンネルＭＯ５Ｆ
ＥＴＱ７がともにオフ状態となる。この時、入力データ
Ｄｉｎが論理“０”のローレベルであると、入力データ
Ｄｉｎをともにゲートに受けるＰチャンネルＭ ＯＳ
Ｆ Ｆ、 Ｔ Ｑ １はオン状態、ＮチャンネルＭＯＳ
ＦＥＴＱ６はオフ状態となる。これにより、出力用ＭＯ
Ｓ Ｆ ＥＴＱ４およびＱ８のゲートはハイレベルとな
り、ＰチャンネルＭＯＳ Ｆ ＥＴＱ ４はオフ状態、
Ｎチ中ンネルＭＯＳＦＥＴＱ８はオン状態となる。した
がって、この出力回路の出力端子ＤｏｕｔにはＭＯＳＦ
ＥＴＱ８を介して、ローレベルが出力される。
また、出力イネーブル信号ＯＥがハイレベルの時、入力
データＤｉｎが論理“１”のハイレベルであると、入力
データＤｉｎをともにゲートに受けるＰチヤンネルＭＯ
Ｓ Ｆ ＥＴＱ １はオフ状態、ＮチャンネルＭＯＳＦ
ＥＴＱ６はオン状態となる。これにより、出力用ＭＯＳ
ＦＥＴＱ４およびＱ８のゲートはローレベルとなり、Ｐ
チャンネルＭＯ５ＦＥＴＱ４はオン状態、Ｎチャンネル
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ８はオフ状態となる。したが
って、この出力回路の出力端子ＤｏｕｔにはＭＯＳＦＥ
ＴＱ４を介して、ハイレベルが出力される。
データＤｉｎが論理“１”のハイレベルであると、入力
データＤｉｎをともにゲートに受けるＰチヤンネルＭＯ
Ｓ Ｆ ＥＴＱ １はオフ状態、ＮチャンネルＭＯＳＦ
ＥＴＱ６はオン状態となる。これにより、出力用ＭＯＳ
ＦＥＴＱ４およびＱ８のゲートはローレベルとなり、Ｐ
チャンネルＭＯ５ＦＥＴＱ４はオン状態、Ｎチャンネル
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ８はオフ状態となる。したが
って、この出力回路の出力端子ＤｏｕｔにはＭＯＳＦＥ
ＴＱ４を介して、ハイレベルが出力される。
以上の本実施例に示されるように、この発明を論理集積
回路等の半導体集積回路装置のトライステー１−出力回
路に通用した場合、次のような効果が得られる。すなわ
ち、 （１）出力すべき信号を受けるＣＭＯＳインバータ回路
と、このインバータ回路のＰチャンネルＭＯ５ＦＥＴお
よびＮチャンネルＭＯＳ Ｆ ＥＴの間にあって、出力
制御信号に従って両ＭＯＳＦＥＴを接続しあるいは分断
するスイッチＭＯＳＦＥＴと、ＣＭＯＳインパーク回路
のそれぞれ同じ導電型のＭＯＳ Ｆ ＥＴのドレインに
そのゲートが接続されるＣＭＯＳコンプリメンタリプッ
シュプル出力回路と、出力回路のそれぞれ同じ導電型の
ＭＯＳＦＥＴのゲートとソース間にあって、出力制御信
号に従ってそれぞれ同じ導電型のＭＯＳ Ｆ ＥＴのゲ
ートとソース間を短絡するスイッチＭＯＳ Ｆ ＥＴと
によりトライステート出力回路を構成することで、０Ｍ
Ｏ３によるトライステート出力回路の回路素子数を少な
くすることができるという効果が得られる。
回路等の半導体集積回路装置のトライステー１−出力回
路に通用した場合、次のような効果が得られる。すなわ
ち、 （１）出力すべき信号を受けるＣＭＯＳインバータ回路
と、このインバータ回路のＰチャンネルＭＯ５ＦＥＴお
よびＮチャンネルＭＯＳ Ｆ ＥＴの間にあって、出力
制御信号に従って両ＭＯＳＦＥＴを接続しあるいは分断
するスイッチＭＯＳＦＥＴと、ＣＭＯＳインパーク回路
のそれぞれ同じ導電型のＭＯＳ Ｆ ＥＴのドレインに
そのゲートが接続されるＣＭＯＳコンプリメンタリプッ
シュプル出力回路と、出力回路のそれぞれ同じ導電型の
ＭＯＳＦＥＴのゲートとソース間にあって、出力制御信
号に従ってそれぞれ同じ導電型のＭＯＳ Ｆ ＥＴのゲ
ートとソース間を短絡するスイッチＭＯＳ Ｆ ＥＴと
によりトライステート出力回路を構成することで、０Ｍ
Ｏ３によるトライステート出力回路の回路素子数を少な
くすることができるという効果が得られる。
（２）上記（１）項により、トライステート出力回路を
含むＣＭＯ５論理集積回路等の半導体集積回路装置の集
積度を向上させることができるという効果が得られる。
含むＣＭＯ５論理集積回路等の半導体集積回路装置の集
積度を向上させることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いて、ＣＭＯ３回路は、上記実施例の導電型を全て逆に
するもの、すなわち、Ｐ型基板にＮチャンネルＭＯＳ
Ｆ ＥＴを形成し、Ｎ型ウェル領域にＰチャンネルＭＯ
ＳＦＥＴを形成するものであってもよい。この場合には
、これに応じて電源電圧の極性を入れ換えればよい。ま
た、ＰチャンネルＭＯＳＦＥＴＱ２およびＮチャンネル
ＭＯＳＦＥＴＱ５から成るスイッチ用ＭＯＳ Ｆ ＥＴ
は、いずれか一方のＭＯＳＦＥＴだけでもよいし、出力
イネーブル信号ＯＥの反転用インバータ回路Ｎ１は設け
ず、出力回路の外部で共通の反転信号を形成するもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いて、ＣＭＯ３回路は、上記実施例の導電型を全て逆に
するもの、すなわち、Ｐ型基板にＮチャンネルＭＯＳ
Ｆ ＥＴを形成し、Ｎ型ウェル領域にＰチャンネルＭＯ
ＳＦＥＴを形成するものであってもよい。この場合には
、これに応じて電源電圧の極性を入れ換えればよい。ま
た、ＰチャンネルＭＯＳＦＥＴＱ２およびＮチャンネル
ＭＯＳＦＥＴＱ５から成るスイッチ用ＭＯＳ Ｆ ＥＴ
は、いずれか一方のＭＯＳＦＥＴだけでもよいし、出力
イネーブル信号ＯＥの反転用インバータ回路Ｎ１は設け
ず、出力回路の外部で共通の反転信号を形成するもので
あってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理集積回路に通用
した場合について説明したが、それに限定されるもので
はなく、たとえば、トライステート出力回路を有する各
種の制御装置や記憶装置等にも通用できる。本発明は、
少なくとも０ＭＯ３により構成されるトライステート出
力回路を有する半導体集積回路装置には適用できる。
をその背景となった利用分野である論理集積回路に通用
した場合について説明したが、それに限定されるもので
はなく、たとえば、トライステート出力回路を有する各
種の制御装置や記憶装置等にも通用できる。本発明は、
少なくとも０ＭＯ３により構成されるトライステート出
力回路を有する半導体集積回路装置には適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、出力すべき信号を受けるＣＭＯＳインバ
ータ回路と、このインバータ回路のＰチャンネルＭＯＳ
ＦＥＴおよびＮチャンネルＭＯＳ Ｆ ＥＴの間にあっ
て、出力制御信号に従って両ＭＯ５ＦＥＴを接続しある
いは分断するスイッチＭＯＳＦＥＴと、ＣＭＯＳインバ
ータ回路のそれぞれ同じ導電型のＭＯＳ Ｆ ＥＴのド
レインにそのゲートが接続されるＣＭＯＳコンプリメン
タリプッシュプル出力回路と、出力回路のそれぞれ同じ
導電型のＭＯＳ Ｆ ＥＴのゲートとソース間にあって
、出力制御信号に従ってそれぞれ同じ導電型のＭＯＳＦ
ＥＴのゲートとソース間を短絡するスイッチＭＯＳ Ｆ
ＥＴとによりトライステート出力回路を構成すること
で、ＣＭ ＯＳによるトライステート出力回路の回路素
子数を少なくすることができ、これを含むＣＭ ＯＳ論
理集積回路等の半導体集積回路装置の集積度を向上させ
ることができるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、出力すべき信号を受けるＣＭＯＳインバ
ータ回路と、このインバータ回路のＰチャンネルＭＯＳ
ＦＥＴおよびＮチャンネルＭＯＳ Ｆ ＥＴの間にあっ
て、出力制御信号に従って両ＭＯ５ＦＥＴを接続しある
いは分断するスイッチＭＯＳＦＥＴと、ＣＭＯＳインバ
ータ回路のそれぞれ同じ導電型のＭＯＳ Ｆ ＥＴのド
レインにそのゲートが接続されるＣＭＯＳコンプリメン
タリプッシュプル出力回路と、出力回路のそれぞれ同じ
導電型のＭＯＳ Ｆ ＥＴのゲートとソース間にあって
、出力制御信号に従ってそれぞれ同じ導電型のＭＯＳＦ
ＥＴのゲートとソース間を短絡するスイッチＭＯＳ Ｆ
ＥＴとによりトライステート出力回路を構成すること
で、ＣＭ ＯＳによるトライステート出力回路の回路素
子数を少なくすることができ、これを含むＣＭ ＯＳ論
理集積回路等の半導体集積回路装置の集積度を向上させ
ることができるものである。
第１図は、この発明が通用された０ＭＯ３）うイステー
ト出力回路の一実施例を示す回路図、第２図は、従来の
ＣＭＯ３Ｉ−ライステート出力回路を示す回路図である
。 Ｑｌ−Ｑ４、Ｑｌｌ〜Ｑ１５・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｑ５〜Ｑ８、Ｑ１６〜Ｑ２０・・・Ｎチャンネ
ルＭＯ５ＦＥＴＳＮｌ〜Ｎ２・・・インバータ回路 Ｄｉｎ・・・入力データ端子、Ｄｏｕｔ ・・・出力デ
ータ端子、ＯＥ・・・出力イネーブル信号端子第１図 第２図
ト出力回路の一実施例を示す回路図、第２図は、従来の
ＣＭＯ３Ｉ−ライステート出力回路を示す回路図である
。 Ｑｌ−Ｑ４、Ｑｌｌ〜Ｑ１５・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｑ５〜Ｑ８、Ｑ１６〜Ｑ２０・・・Ｎチャンネ
ルＭＯ５ＦＥＴＳＮｌ〜Ｎ２・・・インバータ回路 Ｄｉｎ・・・入力データ端子、Ｄｏｕｔ ・・・出力デ
ータ端子、ＯＥ・・・出力イネーブル信号端子第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、出力すべき信号を受けるＣＭＯＳインバータ構成の
第１導電型の第１のＭＯＳＦＥＴおよび第２導電型の第
２のＭＯＳＦＥＴと、出力制御信号を受けて、上記第１
および第２のＭＯＳＦＥＴのドレインを短絡させるスイ
ッチＭＯＳＦＥＴと、上記第１および第２のＭＯＳＦＥ
Ｔのドレインとそれぞれのゲートが結合される第１導電
型の出力ＭＯＳＦＥＴおよび第２導電型の出力ＭＯＳＦ
ＥＴから構成されるコンプリメンタリプッシュプル出力
回路と、上記第１導電型の出力ＭＯＳＦＥＴのゲートと
ソースとの間に設けられ、出力制御信号に従って上記第
１導電型の出力ＭＯＳＦＥＴのゲートとソース間を短絡
させる第１導電型のスイッチＭＯＳＦＥＴと、上記第２
導電型の出力ＭＯＳＦＥＴのゲートとソースとの間に設
けられ、出力制御信号に従って上記第２導電型の出力Ｍ
ＯＳＦＥＴのゲートとソース間を短絡させる第２導電型
のスイッチＭＯＳＦＥＴとにより構成されるトライステ
ート出力回路を含むことを特徴とする半導体集積回路装
置。 ２、上記第１導電型のＭＯＳＦＥＴはＰチャンネルＭＯ
ＳＦＥＴ、また上記第２導電型のＭＯＳＦＥＴはＮチャ
ンネルＭＯＳＦＥＴであり、上記スイッチ用ＭＯＳＦＥ
Ｔはそのソースとドレインがそれぞれ共通接続され、そ
のゲートに上記出力制御信号を受けるＮチャンネルＭＯ
ＳＦＥＴと、そのゲートに上記出力制御信号の反転信号
を受けるＰチャンネルＭＯＳＦＥＴであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037393A JPS62195922A (ja) | 1986-02-24 | 1986-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037393A JPS62195922A (ja) | 1986-02-24 | 1986-02-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62195922A true JPS62195922A (ja) | 1987-08-29 |
Family
ID=12496283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037393A Pending JPS62195922A (ja) | 1986-02-24 | 1986-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62195922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249917A (ja) * | 1991-01-08 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | スリーステート出力バッファ |
| US6759701B2 (en) * | 2000-09-18 | 2004-07-06 | Sony Corporation | Transistor circuit |
| JP2014107771A (ja) * | 2012-11-29 | 2014-06-09 | Toshiba Corp | トライステート制御回路 |
-
1986
- 1986-02-24 JP JP61037393A patent/JPS62195922A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249917A (ja) * | 1991-01-08 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | スリーステート出力バッファ |
| US6759701B2 (en) * | 2000-09-18 | 2004-07-06 | Sony Corporation | Transistor circuit |
| JP2014107771A (ja) * | 2012-11-29 | 2014-06-09 | Toshiba Corp | トライステート制御回路 |
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