JPH0262118A - ゲート回路 - Google Patents
ゲート回路Info
- Publication number
- JPH0262118A JPH0262118A JP63213026A JP21302688A JPH0262118A JP H0262118 A JPH0262118 A JP H0262118A JP 63213026 A JP63213026 A JP 63213026A JP 21302688 A JP21302688 A JP 21302688A JP H0262118 A JPH0262118 A JP H0262118A
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- JP
- Japan
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- fet
- circuit
- channel
- group
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 101150079361 fet5 gene Proteins 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、ANDまたはOR回路等のゲート回路に関し
、特に、使用する素子数を減少せしめて動作速度を高速
ならしめたCMOSゲート回路に関する。
、特に、使用する素子数を減少せしめて動作速度を高速
ならしめたCMOSゲート回路に関する。
[従来の技術]
従来この種の回路は、例えば、第4図の2人力AND回
路のように、PチャネルFET4.5を並列に接続した
PチャネルFET群6のドレインと、NチャネルFET
I、2を直列に接続したNチャネルFET群3のドレイ
ンとの接続点を出力端子18とするNAND回路19を
楕成し、次に出力端子18にPチャネルFET20とN
チャネルFET21とからなるインバータ回路22を接
続し、そして、各FETのゲートを入力端子8.9に接
続し、出力端子7がらAND出力を得てぃた。この回路
の動作は、例えば、入力端子8.9にハイレベルの信号
を与えると、PチャネルFET4.5はともにオフ、ま
た、NチャネルFET1.2は、ともにオンとなるため
、出力端子18はローレベルとなる。したがって、Pチ
ャネルFET20はオン、NチャネルFET21は、オ
フとなるため、出力端子7は、ハイレベルとなる。
路のように、PチャネルFET4.5を並列に接続した
PチャネルFET群6のドレインと、NチャネルFET
I、2を直列に接続したNチャネルFET群3のドレイ
ンとの接続点を出力端子18とするNAND回路19を
楕成し、次に出力端子18にPチャネルFET20とN
チャネルFET21とからなるインバータ回路22を接
続し、そして、各FETのゲートを入力端子8.9に接
続し、出力端子7がらAND出力を得てぃた。この回路
の動作は、例えば、入力端子8.9にハイレベルの信号
を与えると、PチャネルFET4.5はともにオフ、ま
た、NチャネルFET1.2は、ともにオンとなるため
、出力端子18はローレベルとなる。したがって、Pチ
ャネルFET20はオン、NチャネルFET21は、オ
フとなるため、出力端子7は、ハイレベルとなる。
次に、入力端子8の信号をハイレベルからローレベルに
変えると、PチャネルFET4は、オフからオンに変化
、NチャネルFET1はオンからオフに変化するため、
出力端子18は、ローレベルからハイレベルに変化する
。したがって、PチャネルFET20は、オンからオフ
に変化し、NチャネルFET21は、オフからオンに変
化するため、出力端子7は、ハイレベルからローレベル
に変化する。よって、この回路は、正論理のAND回路
として、また、鎖線で囲んだ部分19はNANDAND
回路動作する。
変えると、PチャネルFET4は、オフからオンに変化
、NチャネルFET1はオンからオフに変化するため、
出力端子18は、ローレベルからハイレベルに変化する
。したがって、PチャネルFET20は、オンからオフ
に変化し、NチャネルFET21は、オフからオンに変
化するため、出力端子7は、ハイレベルからローレベル
に変化する。よって、この回路は、正論理のAND回路
として、また、鎖線で囲んだ部分19はNANDAND
回路動作する。
なお、多入力AND回路も、PチャネルFET群6内の
PチャネルFET数およびNチャネルFET群3内のN
チャネルFET数を増やすことによって実現できる。
PチャネルFET数およびNチャネルFET群3内のN
チャネルFET数を増やすことによって実現できる。
第5図は、従来の2人力NAND回路例であって、第4
図のAND回路に、更に、PチャネルFET14および
NチャネルFET15からなるドライブ用のインバータ
回路16を接続し、インバータ回路16のドレイン接続
点を出力端子17とするものである。このような回路は
、NAND回路19のみでは次段を駆動する容量が不足
する場合に用いられる。
図のAND回路に、更に、PチャネルFET14および
NチャネルFET15からなるドライブ用のインバータ
回路16を接続し、インバータ回路16のドレイン接続
点を出力端子17とするものである。このような回路は
、NAND回路19のみでは次段を駆動する容量が不足
する場合に用いられる。
[発明が解決しようとする問題点]
上述した従来のAND回路ば、NANDAND回路バー
タ回路とを接続することによって構成されているため、
伝達遅延時間が長いという欠点を有する。同様に、OR
回路も、NOR回路とインバータ回路とを接続すること
によって構成されているため、同様な欠点を有する。例
えば、チャネル長が3μmの半導体集積回路での、2人
力AND回路および2人力OR回路の伝達遅延時間は4
3nSであった。
タ回路とを接続することによって構成されているため、
伝達遅延時間が長いという欠点を有する。同様に、OR
回路も、NOR回路とインバータ回路とを接続すること
によって構成されているため、同様な欠点を有する。例
えば、チャネル長が3μmの半導体集積回路での、2人
力AND回路および2人力OR回路の伝達遅延時間は4
3nSであった。
また、従来のAND回路やOR回路はインバータ回路を
必要とするため、使用素子数が増加し、そのため、ゲー
ト回路の占有面積が増加した。
必要とするため、使用素子数が増加し、そのため、ゲー
ト回路の占有面積が増加した。
[問題点を解決するための手段]
本発明のゲート回路は、互いに直列に接続された複数の
Nチャネル(またはPチャネル)FETからなる第1の
FET群の各FETのうちそのソースが他のFETのド
レインと接続されていないFETのソースと、互いの並
列に接続された複数のPチャネル(またはNチャネル)
FETからなる第2のFET群の共通に接続されたソー
スとが出力端子に接続され、第1のFET群のFETの
うち、そのドレインが他のFETのソースと接続されて
いないFETのドレインは、第1の電源に接続され、第
2のFET群の共通に接続されたドレインは、第2の電
源に接続され、かつ、第1のFET群の各々のFETの
ゲートと第2のFET群の各々のFETのゲートとが複
数の入力端子のいずれかに接続されている。
Nチャネル(またはPチャネル)FETからなる第1の
FET群の各FETのうちそのソースが他のFETのド
レインと接続されていないFETのソースと、互いの並
列に接続された複数のPチャネル(またはNチャネル)
FETからなる第2のFET群の共通に接続されたソー
スとが出力端子に接続され、第1のFET群のFETの
うち、そのドレインが他のFETのソースと接続されて
いないFETのドレインは、第1の電源に接続され、第
2のFET群の共通に接続されたドレインは、第2の電
源に接続され、かつ、第1のFET群の各々のFETの
ゲートと第2のFET群の各々のFETのゲートとが複
数の入力端子のいずれかに接続されている。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は、本発明の2人力AND回路に関する実施例で
ある。同図において、第1のNチャネルFETIと第2
のNチャネルFET2とを直列に接続したNチャネルF
ET群3の第1のNチャネルFET1のドレインを第1
の電源端子10に接続し、第1のPチャネルFET4と
第2のPチャネルFET5とを並列に接続したPチャネ
ルFET群の共通に接続されたドレインを第2の電源端
子11に接続し、かつ、第2のNチャネルFET2のソ
ースとPチャネルFET群の共通に接続されたソースと
を接続し、その接続点を出力端子7としている。さらに
、第1のNチャネルFET1のゲートと第1のPチャネ
ルFET4のゲートとの接続点を入力端子8とし、また
、第2のNチャネルFET2のゲートと第2のPチャネ
ルFET5との接続点を入力端子9としている。そして
、第1の電源端子10は、電源VpDに、また、第2の
電源端子11は、GNDに接続される。
ある。同図において、第1のNチャネルFETIと第2
のNチャネルFET2とを直列に接続したNチャネルF
ET群3の第1のNチャネルFET1のドレインを第1
の電源端子10に接続し、第1のPチャネルFET4と
第2のPチャネルFET5とを並列に接続したPチャネ
ルFET群の共通に接続されたドレインを第2の電源端
子11に接続し、かつ、第2のNチャネルFET2のソ
ースとPチャネルFET群の共通に接続されたソースと
を接続し、その接続点を出力端子7としている。さらに
、第1のNチャネルFET1のゲートと第1のPチャネ
ルFET4のゲートとの接続点を入力端子8とし、また
、第2のNチャネルFET2のゲートと第2のPチャネ
ルFET5との接続点を入力端子9としている。そして
、第1の電源端子10は、電源VpDに、また、第2の
電源端子11は、GNDに接続される。
この回路の動作は、例えば、入力端子8.9にハイレベ
ルの信号を与えると、PチャネルFET4.5はともに
オフ、またNチャネルFETI、2は、ともにオンとな
って、出力端子7をハイレベルに保つ0次に、入力端子
8(または入力端子9)の信号をハイレベルからローレ
ベルに変えると、NチャネルFETI (またはNチャ
ネルFET2)がオフに変化し、PチャネルFET4
(またはPチャネルFET5)がオフからオンに変化し
、出力をローレベルに変える。続いて一1入力端子9(
または入力端子8)をハイレベルからローレベルに変え
ると、NチャネルFET2 (またはNチャネルFET
1)がオフ、PチャネルFET5(またはPチャネルF
ET4)がオンとなるが出カフは、ローレベルに留まる
。即ち、この回路13は、正論理のAND回路を構成し
ている。なお、多入力AND回路が必要な場合には、N
チャネルFET群3のNチャネルFET数およびPチャ
ネルFET群6のPチャネルFET数を、増加させれば
よい。また、OR回路は、NチャネルFET群3のNチ
ャネルFETを並列に接続し、PチャネルFET群6の
PチャネルFETを直列に接続することによって実現で
きる。
ルの信号を与えると、PチャネルFET4.5はともに
オフ、またNチャネルFETI、2は、ともにオンとな
って、出力端子7をハイレベルに保つ0次に、入力端子
8(または入力端子9)の信号をハイレベルからローレ
ベルに変えると、NチャネルFETI (またはNチャ
ネルFET2)がオフに変化し、PチャネルFET4
(またはPチャネルFET5)がオフからオンに変化し
、出力をローレベルに変える。続いて一1入力端子9(
または入力端子8)をハイレベルからローレベルに変え
ると、NチャネルFET2 (またはNチャネルFET
1)がオフ、PチャネルFET5(またはPチャネルF
ET4)がオンとなるが出カフは、ローレベルに留まる
。即ち、この回路13は、正論理のAND回路を構成し
ている。なお、多入力AND回路が必要な場合には、N
チャネルFET群3のNチャネルFET数およびPチャ
ネルFET群6のPチャネルFET数を、増加させれば
よい。また、OR回路は、NチャネルFET群3のNチ
ャネルFETを並列に接続し、PチャネルFET群6の
PチャネルFETを直列に接続することによって実現で
きる。
第2図は、第1図の実施例を集積化した半導体装置の断
面図であって、互いに対応している部分には、同一の引
用番号が付されているので、重複する説明は省略する。
面図であって、互いに対応している部分には、同一の引
用番号が付されているので、重複する説明は省略する。
第2図において、PチャネルFET群6は、N基板23
内に形成され、またNチャネルFET群3は、N基板2
3内に形成されたPウェル24内に形成されている。そ
して、N基板23は、他のN基板と電位を分離するため
に、絶縁用p+層12内に埋設され、p+層は電源V5
5と接続されている。
内に形成され、またNチャネルFET群3は、N基板2
3内に形成されたPウェル24内に形成されている。そ
して、N基板23は、他のN基板と電位を分離するため
に、絶縁用p+層12内に埋設され、p+層は電源V5
5と接続されている。
次に、本発明の他の実施例を第3図を参照して説明する
。この実施例は、NANDAND回路実現したものであ
って、第1図の実施例のAND回路13の出力端子7に
、オン抵抗の小さいPチャネルFET14とオン抵抗の
小さいNチャネルFET15とからなるドライブ用イン
バータ回路16を接続し、出力端子17におけるドライ
ブ能力を大きくしたものである。これは、従来例である
第5図の構成、即ち、NANDAND回路1ンバータ回
路22とドライブ用インバータ回路16とによって実現
したNANDAND回路て、インバータ回路22が省略
できるため、伝達遅延時間を短くでき、また、半導体集
積装置のチップサイズを小さくすることができる。
。この実施例は、NANDAND回路実現したものであ
って、第1図の実施例のAND回路13の出力端子7に
、オン抵抗の小さいPチャネルFET14とオン抵抗の
小さいNチャネルFET15とからなるドライブ用イン
バータ回路16を接続し、出力端子17におけるドライ
ブ能力を大きくしたものである。これは、従来例である
第5図の構成、即ち、NANDAND回路1ンバータ回
路22とドライブ用インバータ回路16とによって実現
したNANDAND回路て、インバータ回路22が省略
できるため、伝達遅延時間を短くでき、また、半導体集
積装置のチップサイズを小さくすることができる。
[発明の効果]
以上説明したように本発明は、NチャネルFET群を電
源側とし、PチャネルFET群をグランド側とすること
により、伝達遅延時間を短くできる。即ち、本発明によ
れば、2人力AND回路および2人力OR回路の伝達遅
延時間を2.8nSとすることができ、従来例が要した
遅延時間4゜3nSを大幅に短縮することができる。ま
た、本発明によれば、同一の機能を達成するのに少ない
素子数の回路ですむので、ゲート回路の占有面積を減少
させることができる。
源側とし、PチャネルFET群をグランド側とすること
により、伝達遅延時間を短くできる。即ち、本発明によ
れば、2人力AND回路および2人力OR回路の伝達遅
延時間を2.8nSとすることができ、従来例が要した
遅延時間4゜3nSを大幅に短縮することができる。ま
た、本発明によれば、同一の機能を達成するのに少ない
素子数の回路ですむので、ゲート回路の占有面積を減少
させることができる。
第1図は、本発明の一実施例を示す回路図、第2図は、
第1図回路を集積化した半導体装置の断面図、第3図は
7本発明の他の実施例の回路図、第4図および第5図は
、従来例の回路図である。
第1図回路を集積化した半導体装置の断面図、第3図は
7本発明の他の実施例の回路図、第4図および第5図は
、従来例の回路図である。
1.2.15.21・・・NチャネルFET、 3、
・・NチャネルFET群、 4.5.14.20・・・
PチャネルFET、 6・・・PチャネルFET群、7
.17.18・・・出力端子、 8.9・・・入力端子
、 10.11・・・電源端子、 12・・・p+層、
13・・・AND回路。
・・NチャネルFET群、 4.5.14.20・・・
PチャネルFET、 6・・・PチャネルFET群、7
.17.18・・・出力端子、 8.9・・・入力端子
、 10.11・・・電源端子、 12・・・p+層、
13・・・AND回路。
Claims (1)
- 互いに直列に接続された複数のNチャネル(またはPチ
ャネル)FETからなる第1のFET群と、互いに並列
に接続された複数のPチャネル(またはNチャネル)F
ETからなる第2のFET群とを具備し、第1のFET
群の各々のFETのゲートが、第2のFET群の各々の
FETのゲートのいずれかと接続されたゲート回路にお
いて、前記第1のFET群のFETのうち、そのドレイ
ンが他のFETのソースと接続されていないFETのド
レインは、第1の電源に接続され、前記第2のFET群
の共通に接続されたドレインは、第2の電源に接続され
、かつ、前記第1のFET群のFETのうち、そのソー
スが他のFETのドレインと接続されていないFETの
ソースと、前記第2のFET群の共通に接続されたソー
スとが接続されていることを特徴とするゲート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213026A JPH0262118A (ja) | 1988-08-27 | 1988-08-27 | ゲート回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63213026A JPH0262118A (ja) | 1988-08-27 | 1988-08-27 | ゲート回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0262118A true JPH0262118A (ja) | 1990-03-02 |
Family
ID=16632280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63213026A Pending JPH0262118A (ja) | 1988-08-27 | 1988-08-27 | ゲート回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0262118A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
JP2005072609A (ja) * | 2004-09-27 | 2005-03-17 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-08-27 JP JP63213026A patent/JPH0262118A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
JP2005072609A (ja) * | 2004-09-27 | 2005-03-17 | Fujitsu Ltd | 半導体装置 |
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