JPS5976431A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5976431A JPS5976431A JP18550282A JP18550282A JPS5976431A JP S5976431 A JPS5976431 A JP S5976431A JP 18550282 A JP18550282 A JP 18550282A JP 18550282 A JP18550282 A JP 18550282A JP S5976431 A JPS5976431 A JP S5976431A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を適用した半導体装置及びその製造方法に関する。
（ｂ） 技術の背景
イントリンシック・ゲッタリンク処理を施した半導体基
板に於ては、表面近傍に無欠陥層が形成され内部に多音
の微小欠陥を有する欠陥析出領域が形成されるので、少
数キャリアのライフ・タイムが飯山近傍で長く、欠陥析
出領域が形成されている内部で極めて短いという特徴を
持っている。
板に於ては、表面近傍に無欠陥層が形成され内部に多音
の微小欠陥を有する欠陥析出領域が形成されるので、少
数キャリアのライフ・タイムが飯山近傍で長く、欠陥析
出領域が形成されている内部で極めて短いという特徴を
持っている。
そのため基板９Ｎ部に形成されるデバイス特性の向上が
図れ、例えばＭＯ８ＬＳＩ等に於てはα線によるソフト
・エラーやイ；／パクト・イオン化によって発生した少
数キャリヤによるメモリ誤動作等の改善ができることは
公知である。。
図れ、例えばＭＯ８ＬＳＩ等に於てはα線によるソフト
・エラーやイ；／パクト・イオン化によって発生した少
数キャリヤによるメモリ誤動作等の改善ができることは
公知である。。
（ｃ） 従来技術と問題点
第１図はイントリンシック・ゲッタリング技術全適用し
た従来のＭＯ８ＬＳＩの要部断面を模式的に示したもの
で、図中１はｐ型シリコン（Ｓｔ）基板、２は欠陥析出
領域、３ｉｄ無欠陥領域、４はｐ＋＋チャネル・カット
領域、５はフィー７シド（素子量分１１ｉａ ）酸化ｎ
ｂ、Ｔｒは周辺ＭＯ８）ランジスタ、ＭＣはメモリ・セ
ル、Ｄ、、Ｄ、、はｎ＋型トドレイ／領域Ｓは１１＋型
ンース領域、Ｇ、、Ｇ２はゲート、ｃｈはチャネル領域
、Ｃはキャパシタ、ＤＬは空乏ノ脅を表わしている。
た従来のＭＯ８ＬＳＩの要部断面を模式的に示したもの
で、図中１はｐ型シリコン（Ｓｔ）基板、２は欠陥析出
領域、３ｉｄ無欠陥領域、４はｐ＋＋チャネル・カット
領域、５はフィー７シド（素子量分１１ｉａ ）酸化ｎ
ｂ、Ｔｒは周辺ＭＯ８）ランジスタ、ＭＣはメモリ・セ
ル、Ｄ、、Ｄ、、はｎ＋型トドレイ／領域Ｓは１１＋型
ンース領域、Ｇ、、Ｇ２はゲート、ｃｈはチャネル領域
、Ｃはキャパシタ、ＤＬは空乏ノ脅を表わしている。
この図のように従来横這に於ては、Ｓｉ基板１の内部を
欠陥析出領域２とし、弐泗部を全域にわたって無欠陥領
域３とし、該無欠陥離職３の上面に近い部分のみをフィ
ールド酸化膜５及びチャネル・カット領域４からなる素
子間分離構造により複数の領域に電気的に分離し、これ
らの領域にデバイスの形成がなされていた。そのため従
来補遺に於ては第２図（イ）に示すように、周辺トラン
ジスタＴｒを動作式ぜた際、そのドレインＤ１近傍に発
生するホ３、ト・キャリアに起因するインパクト拳イオ
ン化現象によってトランジスタ（Ｔｒ ）＊域に生じた
無欠陥領域３内全迷走キヤリヤｅｍとなって拡散移動し
、周辺トランジスタ（Ｔｒ）に近いメモリ・セル（ＭＣ
）に達し、該メモリ・セル（ＭＣ）に空乏ＮＤＬとして
哲き込まれている情報の保持時間を低下せしめ、リフレ
ッシュ不良やメモリの誤動作を発生させるという問題が
あった。（図中ＩＳＯは素子間分離構造、ＣＩ″ｉ、キ
ャパシタ、Ｇ、、Ｇ、はゲート、Ｄ、、Ｄ、はドレイン
、Ｓはンース、ｃｈはチャネル）又第２図（ロ）に示す
ように、該ＬＳＩのメモリ・セル（ＭＣ）以外の領域に
α線が入射した際にも、該α線によって励起されたキャ
リヤｅの一部が迷走キャリヤｅｒｎとなって無欠陥領域
３内を移動し、メモリ中セル（Ｍｅ）に停してソフト・
エラーを生ぜしめるという問題もあった。（図中、ＩＳ
Ｏは素子間分離構造、Ｃはキャパシタ、ＤＬ（ｌ″ｌｌ
：空乏層、Ｇ、はゲート、Ｄ、はドレイン） （ｄ） 発明の目的 本発明は上記迷走キャリヤの影響を完全に除去し得るイ
ントリンシック・ゲッタリング構造及びその製造方法を
提・供するものであり、その目的とするところはダイナ
ミック・ランダム−アクセス・メモ’）（Ｄ−、ＲＡＭ
）等の半導体装置の信頼度を向上せしめるにある。
欠陥析出領域２とし、弐泗部を全域にわたって無欠陥領
域３とし、該無欠陥離職３の上面に近い部分のみをフィ
ールド酸化膜５及びチャネル・カット領域４からなる素
子間分離構造により複数の領域に電気的に分離し、これ
らの領域にデバイスの形成がなされていた。そのため従
来補遺に於ては第２図（イ）に示すように、周辺トラン
ジスタＴｒを動作式ぜた際、そのドレインＤ１近傍に発
生するホ３、ト・キャリアに起因するインパクト拳イオ
ン化現象によってトランジスタ（Ｔｒ ）＊域に生じた
無欠陥領域３内全迷走キヤリヤｅｍとなって拡散移動し
、周辺トランジスタ（Ｔｒ）に近いメモリ・セル（ＭＣ
）に達し、該メモリ・セル（ＭＣ）に空乏ＮＤＬとして
哲き込まれている情報の保持時間を低下せしめ、リフレ
ッシュ不良やメモリの誤動作を発生させるという問題が
あった。（図中ＩＳＯは素子間分離構造、ＣＩ″ｉ、キ
ャパシタ、Ｇ、、Ｇ、はゲート、Ｄ、、Ｄ、はドレイン
、Ｓはンース、ｃｈはチャネル）又第２図（ロ）に示す
ように、該ＬＳＩのメモリ・セル（ＭＣ）以外の領域に
α線が入射した際にも、該α線によって励起されたキャ
リヤｅの一部が迷走キャリヤｅｒｎとなって無欠陥領域
３内を移動し、メモリ中セル（Ｍｅ）に停してソフト・
エラーを生ぜしめるという問題もあった。（図中、ＩＳ
Ｏは素子間分離構造、Ｃはキャパシタ、ＤＬ（ｌ″ｌｌ
：空乏層、Ｇ、はゲート、Ｄ、はドレイン） （ｄ） 発明の目的 本発明は上記迷走キャリヤの影響を完全に除去し得るイ
ントリンシック・ゲッタリング構造及びその製造方法を
提・供するものであり、その目的とするところはダイナ
ミック・ランダム−アクセス・メモ’）（Ｄ−、ＲＡＭ
）等の半導体装置の信頼度を向上せしめるにある。
（ｅ） 発明の格成
即ち本発明は、内部から表面に達する欠陥析出領域が設
けられた半導体基板面（心、該欠陥析出領域と該欠陥析
出領域の懺面部に配僅、された絶縁膜とによって分離さ
れた複数の無欠陥領域を有し、該無欠陥領域に半導体素
子が配設されてなることを重機とする半導体装置、及び
半導体基板の表面に素子形成領域に対応する複数の凹部
な形成し７たに１該基板面にその表ｍ）形状に沿って無
欠陥領域を形成する工程、該基板の前記無欠陥領域以外
の全領域に欠陥析出核を形成せしめた後、該基板面金前
記凹部の底面まで研摩し前記無欠陥領域の周囲に欠陥析
出核形成領域を表出せしめる工程、前記欠陥析出核形成
領域の表出面に素子間分離用の絶縁膜を形成すると同時
に該欠陥析出核形成領域に微小欠陥を析出せしめて欠陥
析出領域と素子間分離用絶縁膜によって６−１に１１さ
ｉまた複数の無欠陥領域を形成する工程、及び該無欠陥
領域に半４９体素子を形成する工程を有ジることを特徴
とする半導体装置の製造方法に関するものである。
けられた半導体基板面（心、該欠陥析出領域と該欠陥析
出領域の懺面部に配僅、された絶縁膜とによって分離さ
れた複数の無欠陥領域を有し、該無欠陥領域に半導体素
子が配設されてなることを重機とする半導体装置、及び
半導体基板の表面に素子形成領域に対応する複数の凹部
な形成し７たに１該基板面にその表ｍ）形状に沿って無
欠陥領域を形成する工程、該基板の前記無欠陥領域以外
の全領域に欠陥析出核を形成せしめた後、該基板面金前
記凹部の底面まで研摩し前記無欠陥領域の周囲に欠陥析
出核形成領域を表出せしめる工程、前記欠陥析出核形成
領域の表出面に素子間分離用の絶縁膜を形成すると同時
に該欠陥析出核形成領域に微小欠陥を析出せしめて欠陥
析出領域と素子間分離用絶縁膜によって６−１に１１さ
ｉまた複数の無欠陥領域を形成する工程、及び該無欠陥
領域に半４９体素子を形成する工程を有ジることを特徴
とする半導体装置の製造方法に関するものである。
（ｆ） 発明の実施例
以下本発明を実施例１／ｃついて、図を用いて詳細に説
明する。
明する。
第３図は本発明の構造の一実施例に於ける要部断面図、
第４図（イ）及び（ロ）（徒本発明の効果を示す要部断
面模、弐図、第５図（イ）乃至（ト）は本発明の方法に
戻りる一実施例の工程断面図、卯、６１ン１（イ）乃至
に）は他の一実嬢ｆ！ｊの工程断面１東で乏る。
第４図（イ）及び（ロ）（徒本発明の効果を示す要部断
面模、弐図、第５図（イ）乃至（ト）は本発明の方法に
戻りる一実施例の工程断面図、卯、６１ン１（イ）乃至
に）は他の一実嬢ｆ！ｊの工程断面１東で乏る。
本発明を適用したダイナミック会ランダム・アクセスφ
メモ！Ｊ（Ｄ−ＲＡＭ）素子は、例えば第３図に示すよ
うに該素子が形成き引るｐ」１」シリコン（Ｓｉ）Ａ板
１にはその内部から表面まで欠陥析出領域（薔／」１欠
陥析出領域）２が形成されている０そ【−て該欠陥析出
領域２０表面に所定の面積を有する床式２〜３〔μｍ〕
程度の複数の無欠陥領域３ａ＋３ｂｉが欠陥析出領域２
とその表出面に形成されたフィールド（素子間分離）酸
化膜５によって島状に分離形成されている。なお図中ｐ
＋型チャネル・カット領域４は前記欠陥析出領域２に含
まれ、素子間を電気的に分離するために形成される。そ
して例えば無欠陥領域３ａにゲート酸化膜６、多結晶Ｓ
ｉゲート電極７、ｎ＋型ドレイン領域８ａＳｎ＋型ソー
ス領域９からなる周辺論理部のＭｏｓトランジスタ（Ｔ
ｒ）が、又無欠陥領域３ｂｉＣｎ＋型ドレイン領域８ｂ
。
メモ！Ｊ（Ｄ−ＲＡＭ）素子は、例えば第３図に示すよ
うに該素子が形成き引るｐ」１」シリコン（Ｓｉ）Ａ板
１にはその内部から表面まで欠陥析出領域（薔／」１欠
陥析出領域）２が形成されている０そ【−て該欠陥析出
領域２０表面に所定の面積を有する床式２〜３〔μｍ〕
程度の複数の無欠陥領域３ａ＋３ｂｉが欠陥析出領域２
とその表出面に形成されたフィールド（素子間分離）酸
化膜５によって島状に分離形成されている。なお図中ｐ
＋型チャネル・カット領域４は前記欠陥析出領域２に含
まれ、素子間を電気的に分離するために形成される。そ
して例えば無欠陥領域３ａにゲート酸化膜６、多結晶Ｓ
ｉゲート電極７、ｎ＋型ドレイン領域８ａＳｎ＋型ソー
ス領域９からなる周辺論理部のＭｏｓトランジスタ（Ｔ
ｒ）が、又無欠陥領域３ｂｉＣｎ＋型ドレイン領域８ｂ
。
キャパシタ酸化膜１０．多結晶Ｓ１キヤパシタ電極１１
、ゲート酸化膜１２及び多結晶Ｓｌゲート電極１３から
なるダイナミック・メモリ壷セル（ＭＣ）が形成されて
おシ、図には省略されているが、該基板上に通常通り絶
縁膜及び配線等が形成されてなっている。
、ゲート酸化膜１２及び多結晶Ｓｌゲート電極１３から
なるダイナミック・メモリ壷セル（ＭＣ）が形成されて
おシ、図には省略されているが、該基板上に通常通り絶
縁膜及び配線等が形成されてなっている。
上記本発明のイントリンシックψゲッタリング構造を有
する半導体装置は、酸素固溶度の大きい半導体単結晶の
成長手段であるチョクラルスキー（ＣＺ）法を用いて製
造した、例えば１〜２Ｘ１０”（ａｔｍ／ｃ４．：１程
度の酸素濃度を有し、（１００）面を主面とする半導体
基板を用いて製造される。
する半導体装置は、酸素固溶度の大きい半導体単結晶の
成長手段であるチョクラルスキー（ＣＺ）法を用いて製
造した、例えば１〜２Ｘ１０”（ａｔｍ／ｃ４．：１程
度の酸素濃度を有し、（１００）面を主面とする半導体
基板を用いて製造される。
次にその製造方法を前記Ｄ−ＲＡＭの場合について説明
する。この場合基板として前記酸素濃度を有し、（ｉｏ
ｏ）面を主面とするｐ型シリコン（Ｓｔ）基板を用いた
。そして先ず通常のフォト・エツチング技術により、第
５図（イ）に示すように前記ｐ型Ｓｔ基板２１面に、素
子形成領域２２に対応する深さｄが例えは３〔μｍ〕程
度の複数の凹部２３’ｅ形成する。
する。この場合基板として前記酸素濃度を有し、（ｉｏ
ｏ）面を主面とするｐ型シリコン（Ｓｔ）基板を用いた
。そして先ず通常のフォト・エツチング技術により、第
５図（イ）に示すように前記ｐ型Ｓｔ基板２１面に、素
子形成領域２２に対応する深さｄが例えは３〔μｍ〕程
度の複数の凹部２３’ｅ形成する。
次いでイントリンシックΦゲッタリング（ＩＧ）処理の
第１ステツプとして、該基板を例えば酸素（０２ン中に
於て１１００（℃〕程度の温度で高温アニール処理し、
第５図（ロ）に示すように該基板−面にその光面形状に
沿って、前記溝２３の深さ以下下 の深さ即ち３〔μｍ〕以よの所望の深さを有する無欠陥
領域２４を形成し、次いでＩＧ処理の第２ステツプとし
て窒素（Ｎ、）中に於て６００〜７００〔℃〕程度の温
度で行う長時間（例えは１０時間程度）の低温アニール
処理を施し、前記無欠陥領域２４以外の全領域に欠陥析
出核を形成させる。図中２５は該欠陥析出核形成領域を
示している。又読図は前記ＩＧ処理の第１ステツプで基
板面に形成された酸化膜を除去した状態を示しである。
第１ステツプとして、該基板を例えば酸素（０２ン中に
於て１１００（℃〕程度の温度で高温アニール処理し、
第５図（ロ）に示すように該基板−面にその光面形状に
沿って、前記溝２３の深さ以下下 の深さ即ち３〔μｍ〕以よの所望の深さを有する無欠陥
領域２４を形成し、次いでＩＧ処理の第２ステツプとし
て窒素（Ｎ、）中に於て６００〜７００〔℃〕程度の温
度で行う長時間（例えは１０時間程度）の低温アニール
処理を施し、前記無欠陥領域２４以外の全領域に欠陥析
出核を形成させる。図中２５は該欠陥析出核形成領域を
示している。又読図は前記ＩＧ処理の第１ステツプで基
板面に形成された酸化膜を除去した状態を示しである。
次いで該基板面を凹部の底面まで、通常のケミカル・ポ
リッシング法等によｐ平面研摩して、第５図（ハ）に示
すように無欠陥領域２４の周囲に欠陥析出核形成領域２
５を衣用させ無欠陥領域２４を島状に分離する。
リッシング法等によｐ平面研摩して、第５図（ハ）に示
すように無欠陥領域２４の周囲に欠陥析出核形成領域２
５を衣用させ無欠陥領域２４を島状に分離する。
次いで第５図に）に示すように無欠陥領域２４上に窒化
シリコン（ＳｉｓＮ４ン耐酸化膜２６′ｆ：形成し、該
Ｓ ｉ ３Ｎ４膜２６をマスクにして該基板面にｐ型不
純物（例えばほう素Ｂ）を高濃度にイ・オン注入する。
シリコン（ＳｉｓＮ４ン耐酸化膜２６′ｆ：形成し、該
Ｓ ｉ ３Ｎ４膜２６をマスクにして該基板面にｐ型不
純物（例えばほう素Ｂ）を高濃度にイ・オン注入する。
（図中Ｂ＋はほう素イオン、２７′はＢ＋注入領域）
次いで前記５１ｇｍ４膜２６をマスクにして例えは１０
５０〔℃〕程度の温度で選択酸化（ＬＯＣＯ８）処理を
行い、第５図（ホ）に示すように該基板面に厚さ例えば
５ｏｏｏ（Ｘ）程度のフィールド（素子間分離）酸化８
２Ｂを形成する。なお該高温処理はＩＧ処理の第３ステ
ツプも兼ね、該高温処理により前記欠陥析出核形成領域
２５に多数の微小欠陥が析出し、欠陥析出領域２９が形
成される。又前記Ｂ＋注入領域２７′は再分布し、フィ
ールド酸化膜２８の下部の無欠陥領域２４及び欠陥析出
領域２９面にｐ＋型チャネル・カット領域２７が形成さ
れる。
５０〔℃〕程度の温度で選択酸化（ＬＯＣＯ８）処理を
行い、第５図（ホ）に示すように該基板面に厚さ例えば
５ｏｏｏ（Ｘ）程度のフィールド（素子間分離）酸化８
２Ｂを形成する。なお該高温処理はＩＧ処理の第３ステ
ツプも兼ね、該高温処理により前記欠陥析出核形成領域
２５に多数の微小欠陥が析出し、欠陥析出領域２９が形
成される。又前記Ｂ＋注入領域２７′は再分布し、フィ
ールド酸化膜２８の下部の無欠陥領域２４及び欠陥析出
領域２９面にｐ＋型チャネル・カット領域２７が形成さ
れる。
なお読図はＳ ｉ 、 Ｎ、膜を除去した状態を示して
いる。
いる。
以上によって本発明の特徴である欠陥析出領域２９とそ
の表出面に形成された絶縁膜によって島状に分離された
複数の無欠陥領域２４が形成さね、以後これら無欠陥領
域２４に通常の方法を用いてデバイスが形成きれる。即
ちＤ−ＲＡＭに於ては、先ず第５図（へ）に示すように
あ２の無欠陥領域２４ｂ面にキャパシタ酸化膜３０を下
部に有する多結晶Ｓｔキャパシタ電極３１が形成され、
次いで第５図（トンに示すように第２の無欠陥領域２４
ｂ上に、ゲート酸化膜３２を下部に有し、一部が酸化膜
３３を介してキャパシタ電極３１上に積層された多結晶
Ｓ１ゲート電極３５ｂが、又第１の無欠陥領域２４ａ上
にゲート酸化膜３２を下部に有する通常構造の多結晶Ｓ
１ゲート電極３５ａが形成され、次いでイオン注入手段
を用いてｎ＋型ドレイン領域３６ ａ ＊ ３６ ｂ及
びｎ＋型ンース領域３７が形成され、これにより第１の
無欠陥領域２４ａに周辺論理部のＭＯＳトランジスタ（
Ｔｒ）が、第２の無欠陥領域２４ｂに１トランジスタ・
１キヤパシタ構造の夕“イナミック・メモリセル（八４
Ｃ）が形成される。そして図示しないが、以後？３縁膜
の形成、配線形成等がなされて本発明の構造を有するＤ
−ＲＡＭが提供される。なお本発明の構造に於ける素子
間分離用絶縁膜は埋め込み方式によって形成しても良い
。即ち第５図（ハ）に示すように、無欠陥領域２４′ｆ
、島状に分離した後、第６図（イ）に示すよ５に無欠陥
領域２４上にエツチング・マスク・パターン４１を形成
し、選択エツチングを行って第６図（ロンに示ずように
檄出基板面に無欠陥領域２４より浅い凹部４２を形成し
、次いでエツチング・マスク・パターン４１を除去した
後、第６図（ハ）に示すように該基板上に前記凹部４ｚ
を埋めるに充分な厚さの二酸化シリコン（ｓｉｏ２）膜
４３をスパッタリング技術によって形成し、次いで該Ｓ
ｉ ０２膜４３を上面から順次仙摩し、第６図に）に
示すように無欠陥領域２４を表出せしめる方法である。
の表出面に形成された絶縁膜によって島状に分離された
複数の無欠陥領域２４が形成さね、以後これら無欠陥領
域２４に通常の方法を用いてデバイスが形成きれる。即
ちＤ−ＲＡＭに於ては、先ず第５図（へ）に示すように
あ２の無欠陥領域２４ｂ面にキャパシタ酸化膜３０を下
部に有する多結晶Ｓｔキャパシタ電極３１が形成され、
次いで第５図（トンに示すように第２の無欠陥領域２４
ｂ上に、ゲート酸化膜３２を下部に有し、一部が酸化膜
３３を介してキャパシタ電極３１上に積層された多結晶
Ｓ１ゲート電極３５ｂが、又第１の無欠陥領域２４ａ上
にゲート酸化膜３２を下部に有する通常構造の多結晶Ｓ
１ゲート電極３５ａが形成され、次いでイオン注入手段
を用いてｎ＋型ドレイン領域３６ ａ ＊ ３６ ｂ及
びｎ＋型ンース領域３７が形成され、これにより第１の
無欠陥領域２４ａに周辺論理部のＭＯＳトランジスタ（
Ｔｒ）が、第２の無欠陥領域２４ｂに１トランジスタ・
１キヤパシタ構造の夕“イナミック・メモリセル（八４
Ｃ）が形成される。そして図示しないが、以後？３縁膜
の形成、配線形成等がなされて本発明の構造を有するＤ
−ＲＡＭが提供される。なお本発明の構造に於ける素子
間分離用絶縁膜は埋め込み方式によって形成しても良い
。即ち第５図（ハ）に示すように、無欠陥領域２４′ｆ
、島状に分離した後、第６図（イ）に示すよ５に無欠陥
領域２４上にエツチング・マスク・パターン４１を形成
し、選択エツチングを行って第６図（ロンに示ずように
檄出基板面に無欠陥領域２４より浅い凹部４２を形成し
、次いでエツチング・マスク・パターン４１を除去した
後、第６図（ハ）に示すように該基板上に前記凹部４ｚ
を埋めるに充分な厚さの二酸化シリコン（ｓｉｏ２）膜
４３をスパッタリング技術によって形成し、次いで該Ｓ
ｉ ０２膜４３を上面から順次仙摩し、第６図に）に
示すように無欠陥領域２４を表出せしめる方法である。
なおこの場合欠陥の析出はデバイスの形成工程でなされ
る。
る。
ωン 発明の効果
上記実施例に示したように本発明の構造を有するＤ−Ｒ
ＡＭに於ては、周辺トランジスタが形成される無欠陥領
域とメモリーセルが形成される無欠陥領域とが、基板内
部から表面（フィールド酸化膜の下面）まで形成された
欠陥析出領域で分離されている。そのため本発明の栴迄
に於てけ、例えは第４図（イ）に示すように、周辺トラ
ンジスタ＜Ｔｒ）Ｙｃｌｔｊｔ作させた原生ずるボンド
・キャリアのインノくクト・イオン化現象により無欠陥
領域３ａ内に生成したキャリヤｅは、該無欠陥領域３ａ
とメモリ・セル（ＭＣ）が形成きれている無欠陥領域３
ｂとの間を分離している欠陥析出領域２に於て再結合せ
しめられて消滅し、無欠陥隻城３ｂ内に到達し２ない。
ＡＭに於ては、周辺トランジスタが形成される無欠陥領
域とメモリーセルが形成される無欠陥領域とが、基板内
部から表面（フィールド酸化膜の下面）まで形成された
欠陥析出領域で分離されている。そのため本発明の栴迄
に於てけ、例えは第４図（イ）に示すように、周辺トラ
ンジスタ＜Ｔｒ）Ｙｃｌｔｊｔ作させた原生ずるボンド
・キャリアのインノくクト・イオン化現象により無欠陥
領域３ａ内に生成したキャリヤｅは、該無欠陥領域３ａ
とメモリ・セル（ＭＣ）が形成きれている無欠陥領域３
ｂとの間を分離している欠陥析出領域２に於て再結合せ
しめられて消滅し、無欠陥隻城３ｂ内に到達し２ない。
従ってメモリーセル（ＭＣ）Ｋ：空乏層ＤＬとして豊き
込まれている情報の保持時間を低下せしめることがない
ので、リフレッシュ不良やメモリ誤動作が防止される。
込まれている情報の保持時間を低下せしめることがない
ので、リフレッシュ不良やメモリ誤動作が防止される。
又第４図（ロ）に示すように、メモリーセル（ＭＣ）が
形成されている無欠陥領域３ｂ以外の領域に入射したα
線によって励起されたキャリヤｅＢ、メモリーセル（Ｍ
Ｃ）の形成された無欠陥領域３ｂを囲んでいる欠陥領域
２内で再結合せしめられ消滅するので、メモリのソント
帝エラーが極度に減少する。
形成されている無欠陥領域３ｂ以外の領域に入射したα
線によって励起されたキャリヤｅＢ、メモリーセル（Ｍ
Ｃ）の形成された無欠陥領域３ｂを囲んでいる欠陥領域
２内で再結合せしめられ消滅するので、メモリのソント
帝エラーが極度に減少する。
なお第４図に於て、Ｔｒｌｄ動作している周辺トランジ
スタ、Ｍｅは情報が空乏層ＤＬとして誉き込まれている
メモリ・セル、Ｃはキャパシタ、Ｇ１゜Ｇ２はゲート、
烏ｙＤｔはドレイン、Ｓはソース、ｃｈはチャネル、Ｉ
ＳＯはフィールド酸化膜及びチャネル・カット領域から
なる素子間分離領域を示す。
スタ、Ｍｅは情報が空乏層ＤＬとして誉き込まれている
メモリ・セル、Ｃはキャパシタ、Ｇ１゜Ｇ２はゲート、
烏ｙＤｔはドレイン、Ｓはソース、ｃｈはチャネル、Ｉ
ＳＯはフィールド酸化膜及びチャネル・カット領域から
なる素子間分離領域を示す。
以上、本発明によればダイナミックΦランダム会アクセ
ス・メモ！Ｊ （Ｄ−ＲＡＭ）等の半導体装置の信頼度
を向上せしめることができる。
ス・メモ！Ｊ （Ｄ−ＲＡＭ）等の半導体装置の信頼度
を向上せしめることができる。
第１図はイントリンシ、り・ゲッタリンク技術を適用し
た従来のＭＣ８，ＬＳＩの要部断面図、第２図（イ）及
び←ンはその問題点説明用断面模式図、第３図は本発明
の構造を有する半導体装置に於ける一実施例の要部断面
図、昂４図（イ）及び←）は本発明の効果を示す要部断
面模式図、第５図（イ）乃至（トンは本発明の方法に於
ける一実施例の工程断面図、第６図（イ）乃至に）は他
の一実施例の工程断面図である。 図において、１．２１はｐ ｆ４１ｊシリコン基板、２
．２９は欠陥析出領域、３ａＰ３ｂ１２４，２４ａ、２
４ｂは無欠陥領域、４．２７はｐ＋型チャネルψカット
領域、５゜２８はフィールド（素子量分り酸化膜、２２
は素子形成領域、２３は凹部、Ｔｒは周辺トンンジスタ
、ＭＣはダイナミック・メモリ・セルを示す。 第１図 第２図 （イ） 第 ３ 図 第 ４ 閃 （Ａ） （（
た従来のＭＣ８，ＬＳＩの要部断面図、第２図（イ）及
び←ンはその問題点説明用断面模式図、第３図は本発明
の構造を有する半導体装置に於ける一実施例の要部断面
図、昂４図（イ）及び←）は本発明の効果を示す要部断
面模式図、第５図（イ）乃至（トンは本発明の方法に於
ける一実施例の工程断面図、第６図（イ）乃至に）は他
の一実施例の工程断面図である。 図において、１．２１はｐ ｆ４１ｊシリコン基板、２
．２９は欠陥析出領域、３ａＰ３ｂ１２４，２４ａ、２
４ｂは無欠陥領域、４．２７はｐ＋型チャネルψカット
領域、５゜２８はフィールド（素子量分り酸化膜、２２
は素子形成領域、２３は凹部、Ｔｒは周辺トンンジスタ
、ＭＣはダイナミック・メモリ・セルを示す。 第１図 第２図 （イ） 第 ３ 図 第 ４ 閃 （Ａ） （（
Claims (1)
- 【特許請求の範囲】 １ 内部から表面に達する欠陥析出領域が設けられた半
導体基板面に、該欠陥析出領域と該欠陥析出領域の表面
部に配設された絶縁膜とによって分離された複数の無欠
陥飴域を有し、し無欠陥領域に半導体素子が配設されな
ることを％個とする半導体装置。 ２、半導体基板の表面に集子形成領域に対応する複数の
四部を形成した後、該基板面にその表面形状に沿って無
欠陥領域を形成する工程、該基板の前記無欠陥領域以外
の全領域に欠陥析出核を形成せしめた後、該基板面を前
記四部の底面まで仙摩し前記無欠陥領域の周囲に欠陥析
出核形成領域を表出せしめる工程、前記欠陥析出核形成
領域の表出面に素子間分離用の絶縁膜を形成すると同時
に該欠陥析出核形成領域に微小欠陥を析出せしめて欠陥
析出領域と素子間分離用絶縁膜によって分離された複数
の無欠陥領域を形成する工程、及び該無欠陥領域に半導
体素子を形成する工程を有することを％徽とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18550282A JPS5976431A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18550282A JPS5976431A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5976431A true JPS5976431A (ja) | 1984-05-01 |
Family
ID=16171892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18550282A Pending JPS5976431A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976431A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229667A (en) * | 1990-08-11 | 1993-07-20 | Nec Corporation | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
| US5455437A (en) * | 1991-11-20 | 1995-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having crystalline defect isolation regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790959A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-10-22 JP JP18550282A patent/JPS5976431A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5790959A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229667A (en) * | 1990-08-11 | 1993-07-20 | Nec Corporation | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
| US5455437A (en) * | 1991-11-20 | 1995-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having crystalline defect isolation regions |
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