JPS5976431A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5976431A JPS5976431A JP18550282A JP18550282A JPS5976431A JP S5976431 A JPS5976431 A JP S5976431A JP 18550282 A JP18550282 A JP 18550282A JP 18550282 A JP18550282 A JP 18550282A JP S5976431 A JPS5976431 A JP S5976431A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を適用した半導体装置及びその製造方法に関する。
(b) 技術の背景
イントリンシック・ゲッタリンク処理を施した半導体基
板に於ては、表面近傍に無欠陥層が形成され内部に多音
の微小欠陥を有する欠陥析出領域が形成されるので、少
数キャリアのライフ・タイムが飯山近傍で長く、欠陥析
出領域が形成されている内部で極めて短いという特徴を
持っている。
板に於ては、表面近傍に無欠陥層が形成され内部に多音
の微小欠陥を有する欠陥析出領域が形成されるので、少
数キャリアのライフ・タイムが飯山近傍で長く、欠陥析
出領域が形成されている内部で極めて短いという特徴を
持っている。
そのため基板9N部に形成されるデバイス特性の向上が
図れ、例えばMO8LSI等に於てはα線によるソフト
・エラーやイ;/パクト・イオン化によって発生した少
数キャリヤによるメモリ誤動作等の改善ができることは
公知である。。
図れ、例えばMO8LSI等に於てはα線によるソフト
・エラーやイ;/パクト・イオン化によって発生した少
数キャリヤによるメモリ誤動作等の改善ができることは
公知である。。
(c) 従来技術と問題点
第1図はイントリンシック・ゲッタリング技術全適用し
た従来のMO8LSIの要部断面を模式的に示したもの
で、図中1はp型シリコン(St)基板、2は欠陥析出
領域、3id無欠陥領域、4はp++チャネル・カット
領域、5はフィー7シド(素子量分11ia )酸化n
b、Trは周辺MO8)ランジスタ、MCはメモリ・セ
ル、D、、D、、はn+型トドレイ/領域Sは11+型
ンース領域、G、、G2はゲート、chはチャネル領域
、Cはキャパシタ、DLは空乏ノ脅を表わしている。
た従来のMO8LSIの要部断面を模式的に示したもの
で、図中1はp型シリコン(St)基板、2は欠陥析出
領域、3id無欠陥領域、4はp++チャネル・カット
領域、5はフィー7シド(素子量分11ia )酸化n
b、Trは周辺MO8)ランジスタ、MCはメモリ・セ
ル、D、、D、、はn+型トドレイ/領域Sは11+型
ンース領域、G、、G2はゲート、chはチャネル領域
、Cはキャパシタ、DLは空乏ノ脅を表わしている。
この図のように従来横這に於ては、Si基板1の内部を
欠陥析出領域2とし、弐泗部を全域にわたって無欠陥領
域3とし、該無欠陥離職3の上面に近い部分のみをフィ
ールド酸化膜5及びチャネル・カット領域4からなる素
子間分離構造により複数の領域に電気的に分離し、これ
らの領域にデバイスの形成がなされていた。そのため従
来補遺に於ては第2図(イ)に示すように、周辺トラン
ジスタTrを動作式ぜた際、そのドレインD1近傍に発
生するホ3、ト・キャリアに起因するインパクト拳イオ
ン化現象によってトランジスタ(Tr )*域に生じた
無欠陥領域3内全迷走キヤリヤemとなって拡散移動し
、周辺トランジスタ(Tr)に近いメモリ・セル(MC
)に達し、該メモリ・セル(MC)に空乏NDLとして
哲き込まれている情報の保持時間を低下せしめ、リフレ
ッシュ不良やメモリの誤動作を発生させるという問題が
あった。(図中ISOは素子間分離構造、CI″i、キ
ャパシタ、G、、G、はゲート、D、、D、はドレイン
、Sはンース、chはチャネル)又第2図(ロ)に示す
ように、該LSIのメモリ・セル(MC)以外の領域に
α線が入射した際にも、該α線によって励起されたキャ
リヤeの一部が迷走キャリヤernとなって無欠陥領域
3内を移動し、メモリ中セル(Me)に停してソフト・
エラーを生ぜしめるという問題もあった。(図中、IS
Oは素子間分離構造、Cはキャパシタ、DL(l″ll
:空乏層、G、はゲート、D、はドレイン) (d) 発明の目的 本発明は上記迷走キャリヤの影響を完全に除去し得るイ
ントリンシック・ゲッタリング構造及びその製造方法を
提・供するものであり、その目的とするところはダイナ
ミック・ランダム−アクセス・メモ’)(D−、RAM
)等の半導体装置の信頼度を向上せしめるにある。
欠陥析出領域2とし、弐泗部を全域にわたって無欠陥領
域3とし、該無欠陥離職3の上面に近い部分のみをフィ
ールド酸化膜5及びチャネル・カット領域4からなる素
子間分離構造により複数の領域に電気的に分離し、これ
らの領域にデバイスの形成がなされていた。そのため従
来補遺に於ては第2図(イ)に示すように、周辺トラン
ジスタTrを動作式ぜた際、そのドレインD1近傍に発
生するホ3、ト・キャリアに起因するインパクト拳イオ
ン化現象によってトランジスタ(Tr )*域に生じた
無欠陥領域3内全迷走キヤリヤemとなって拡散移動し
、周辺トランジスタ(Tr)に近いメモリ・セル(MC
)に達し、該メモリ・セル(MC)に空乏NDLとして
哲き込まれている情報の保持時間を低下せしめ、リフレ
ッシュ不良やメモリの誤動作を発生させるという問題が
あった。(図中ISOは素子間分離構造、CI″i、キ
ャパシタ、G、、G、はゲート、D、、D、はドレイン
、Sはンース、chはチャネル)又第2図(ロ)に示す
ように、該LSIのメモリ・セル(MC)以外の領域に
α線が入射した際にも、該α線によって励起されたキャ
リヤeの一部が迷走キャリヤernとなって無欠陥領域
3内を移動し、メモリ中セル(Me)に停してソフト・
エラーを生ぜしめるという問題もあった。(図中、IS
Oは素子間分離構造、Cはキャパシタ、DL(l″ll
:空乏層、G、はゲート、D、はドレイン) (d) 発明の目的 本発明は上記迷走キャリヤの影響を完全に除去し得るイ
ントリンシック・ゲッタリング構造及びその製造方法を
提・供するものであり、その目的とするところはダイナ
ミック・ランダム−アクセス・メモ’)(D−、RAM
)等の半導体装置の信頼度を向上せしめるにある。
(e) 発明の格成
即ち本発明は、内部から表面に達する欠陥析出領域が設
けられた半導体基板面(心、該欠陥析出領域と該欠陥析
出領域の懺面部に配僅、された絶縁膜とによって分離さ
れた複数の無欠陥領域を有し、該無欠陥領域に半導体素
子が配設されてなることを重機とする半導体装置、及び
半導体基板の表面に素子形成領域に対応する複数の凹部
な形成し7たに1該基板面にその表m)形状に沿って無
欠陥領域を形成する工程、該基板の前記無欠陥領域以外
の全領域に欠陥析出核を形成せしめた後、該基板面金前
記凹部の底面まで研摩し前記無欠陥領域の周囲に欠陥析
出核形成領域を表出せしめる工程、前記欠陥析出核形成
領域の表出面に素子間分離用の絶縁膜を形成すると同時
に該欠陥析出核形成領域に微小欠陥を析出せしめて欠陥
析出領域と素子間分離用絶縁膜によって6−1に11さ
iまた複数の無欠陥領域を形成する工程、及び該無欠陥
領域に半49体素子を形成する工程を有ジることを特徴
とする半導体装置の製造方法に関するものである。
けられた半導体基板面(心、該欠陥析出領域と該欠陥析
出領域の懺面部に配僅、された絶縁膜とによって分離さ
れた複数の無欠陥領域を有し、該無欠陥領域に半導体素
子が配設されてなることを重機とする半導体装置、及び
半導体基板の表面に素子形成領域に対応する複数の凹部
な形成し7たに1該基板面にその表m)形状に沿って無
欠陥領域を形成する工程、該基板の前記無欠陥領域以外
の全領域に欠陥析出核を形成せしめた後、該基板面金前
記凹部の底面まで研摩し前記無欠陥領域の周囲に欠陥析
出核形成領域を表出せしめる工程、前記欠陥析出核形成
領域の表出面に素子間分離用の絶縁膜を形成すると同時
に該欠陥析出核形成領域に微小欠陥を析出せしめて欠陥
析出領域と素子間分離用絶縁膜によって6−1に11さ
iまた複数の無欠陥領域を形成する工程、及び該無欠陥
領域に半49体素子を形成する工程を有ジることを特徴
とする半導体装置の製造方法に関するものである。
(f) 発明の実施例
以下本発明を実施例1/cついて、図を用いて詳細に説
明する。
明する。
第3図は本発明の構造の一実施例に於ける要部断面図、
第4図(イ)及び(ロ)(徒本発明の効果を示す要部断
面模、弐図、第5図(イ)乃至(ト)は本発明の方法に
戻りる一実施例の工程断面図、卯、61ン1(イ)乃至
に)は他の一実嬢f!jの工程断面1東で乏る。
第4図(イ)及び(ロ)(徒本発明の効果を示す要部断
面模、弐図、第5図(イ)乃至(ト)は本発明の方法に
戻りる一実施例の工程断面図、卯、61ン1(イ)乃至
に)は他の一実嬢f!jの工程断面1東で乏る。
本発明を適用したダイナミック会ランダム・アクセスφ
メモ!J(D−RAM)素子は、例えば第3図に示すよ
うに該素子が形成き引るp」1」シリコン(Si)A板
1にはその内部から表面まで欠陥析出領域(薔/」1欠
陥析出領域)2が形成されている0そ【−て該欠陥析出
領域20表面に所定の面積を有する床式2〜3〔μm〕
程度の複数の無欠陥領域3a+3biが欠陥析出領域2
とその表出面に形成されたフィールド(素子間分離)酸
化膜5によって島状に分離形成されている。なお図中p
+型チャネル・カット領域4は前記欠陥析出領域2に含
まれ、素子間を電気的に分離するために形成される。そ
して例えば無欠陥領域3aにゲート酸化膜6、多結晶S
iゲート電極7、n+型ドレイン領域8aSn+型ソー
ス領域9からなる周辺論理部のMosトランジスタ(T
r)が、又無欠陥領域3biCn+型ドレイン領域8b
。
メモ!J(D−RAM)素子は、例えば第3図に示すよ
うに該素子が形成き引るp」1」シリコン(Si)A板
1にはその内部から表面まで欠陥析出領域(薔/」1欠
陥析出領域)2が形成されている0そ【−て該欠陥析出
領域20表面に所定の面積を有する床式2〜3〔μm〕
程度の複数の無欠陥領域3a+3biが欠陥析出領域2
とその表出面に形成されたフィールド(素子間分離)酸
化膜5によって島状に分離形成されている。なお図中p
+型チャネル・カット領域4は前記欠陥析出領域2に含
まれ、素子間を電気的に分離するために形成される。そ
して例えば無欠陥領域3aにゲート酸化膜6、多結晶S
iゲート電極7、n+型ドレイン領域8aSn+型ソー
ス領域9からなる周辺論理部のMosトランジスタ(T
r)が、又無欠陥領域3biCn+型ドレイン領域8b
。
キャパシタ酸化膜10.多結晶S1キヤパシタ電極11
、ゲート酸化膜12及び多結晶Slゲート電極13から
なるダイナミック・メモリ壷セル(MC)が形成されて
おシ、図には省略されているが、該基板上に通常通り絶
縁膜及び配線等が形成されてなっている。
、ゲート酸化膜12及び多結晶Slゲート電極13から
なるダイナミック・メモリ壷セル(MC)が形成されて
おシ、図には省略されているが、該基板上に通常通り絶
縁膜及び配線等が形成されてなっている。
上記本発明のイントリンシックψゲッタリング構造を有
する半導体装置は、酸素固溶度の大きい半導体単結晶の
成長手段であるチョクラルスキー(CZ)法を用いて製
造した、例えば1〜2X10”(atm/c4.:1程
度の酸素濃度を有し、(100)面を主面とする半導体
基板を用いて製造される。
する半導体装置は、酸素固溶度の大きい半導体単結晶の
成長手段であるチョクラルスキー(CZ)法を用いて製
造した、例えば1〜2X10”(atm/c4.:1程
度の酸素濃度を有し、(100)面を主面とする半導体
基板を用いて製造される。
次にその製造方法を前記D−RAMの場合について説明
する。この場合基板として前記酸素濃度を有し、(io
o)面を主面とするp型シリコン(St)基板を用いた
。そして先ず通常のフォト・エツチング技術により、第
5図(イ)に示すように前記p型St基板21面に、素
子形成領域22に対応する深さdが例えは3〔μm〕程
度の複数の凹部23’e形成する。
する。この場合基板として前記酸素濃度を有し、(io
o)面を主面とするp型シリコン(St)基板を用いた
。そして先ず通常のフォト・エツチング技術により、第
5図(イ)に示すように前記p型St基板21面に、素
子形成領域22に対応する深さdが例えは3〔μm〕程
度の複数の凹部23’e形成する。
次いでイントリンシックΦゲッタリング(IG)処理の
第1ステツプとして、該基板を例えば酸素(02ン中に
於て1100(℃〕程度の温度で高温アニール処理し、
第5図(ロ)に示すように該基板−面にその光面形状に
沿って、前記溝23の深さ以下下 の深さ即ち3〔μm〕以よの所望の深さを有する無欠陥
領域24を形成し、次いでIG処理の第2ステツプとし
て窒素(N、)中に於て600〜700〔℃〕程度の温
度で行う長時間(例えは10時間程度)の低温アニール
処理を施し、前記無欠陥領域24以外の全領域に欠陥析
出核を形成させる。図中25は該欠陥析出核形成領域を
示している。又読図は前記IG処理の第1ステツプで基
板面に形成された酸化膜を除去した状態を示しである。
第1ステツプとして、該基板を例えば酸素(02ン中に
於て1100(℃〕程度の温度で高温アニール処理し、
第5図(ロ)に示すように該基板−面にその光面形状に
沿って、前記溝23の深さ以下下 の深さ即ち3〔μm〕以よの所望の深さを有する無欠陥
領域24を形成し、次いでIG処理の第2ステツプとし
て窒素(N、)中に於て600〜700〔℃〕程度の温
度で行う長時間(例えは10時間程度)の低温アニール
処理を施し、前記無欠陥領域24以外の全領域に欠陥析
出核を形成させる。図中25は該欠陥析出核形成領域を
示している。又読図は前記IG処理の第1ステツプで基
板面に形成された酸化膜を除去した状態を示しである。
次いで該基板面を凹部の底面まで、通常のケミカル・ポ
リッシング法等によp平面研摩して、第5図(ハ)に示
すように無欠陥領域24の周囲に欠陥析出核形成領域2
5を衣用させ無欠陥領域24を島状に分離する。
リッシング法等によp平面研摩して、第5図(ハ)に示
すように無欠陥領域24の周囲に欠陥析出核形成領域2
5を衣用させ無欠陥領域24を島状に分離する。
次いで第5図に)に示すように無欠陥領域24上に窒化
シリコン(SisN4ン耐酸化膜26′f:形成し、該
S i 3N4膜26をマスクにして該基板面にp型不
純物(例えばほう素B)を高濃度にイ・オン注入する。
シリコン(SisN4ン耐酸化膜26′f:形成し、該
S i 3N4膜26をマスクにして該基板面にp型不
純物(例えばほう素B)を高濃度にイ・オン注入する。
(図中B+はほう素イオン、27′はB+注入領域)
次いで前記51gm4膜26をマスクにして例えは10
50〔℃〕程度の温度で選択酸化(LOCO8)処理を
行い、第5図(ホ)に示すように該基板面に厚さ例えば
5ooo(X)程度のフィールド(素子間分離)酸化8
2Bを形成する。なお該高温処理はIG処理の第3ステ
ツプも兼ね、該高温処理により前記欠陥析出核形成領域
25に多数の微小欠陥が析出し、欠陥析出領域29が形
成される。又前記B+注入領域27′は再分布し、フィ
ールド酸化膜28の下部の無欠陥領域24及び欠陥析出
領域29面にp+型チャネル・カット領域27が形成さ
れる。
50〔℃〕程度の温度で選択酸化(LOCO8)処理を
行い、第5図(ホ)に示すように該基板面に厚さ例えば
5ooo(X)程度のフィールド(素子間分離)酸化8
2Bを形成する。なお該高温処理はIG処理の第3ステ
ツプも兼ね、該高温処理により前記欠陥析出核形成領域
25に多数の微小欠陥が析出し、欠陥析出領域29が形
成される。又前記B+注入領域27′は再分布し、フィ
ールド酸化膜28の下部の無欠陥領域24及び欠陥析出
領域29面にp+型チャネル・カット領域27が形成さ
れる。
なお読図はS i 、 N、膜を除去した状態を示して
いる。
いる。
以上によって本発明の特徴である欠陥析出領域29とそ
の表出面に形成された絶縁膜によって島状に分離された
複数の無欠陥領域24が形成さね、以後これら無欠陥領
域24に通常の方法を用いてデバイスが形成きれる。即
ちD−RAMに於ては、先ず第5図(へ)に示すように
あ2の無欠陥領域24b面にキャパシタ酸化膜30を下
部に有する多結晶Stキャパシタ電極31が形成され、
次いで第5図(トンに示すように第2の無欠陥領域24
b上に、ゲート酸化膜32を下部に有し、一部が酸化膜
33を介してキャパシタ電極31上に積層された多結晶
S1ゲート電極35bが、又第1の無欠陥領域24a上
にゲート酸化膜32を下部に有する通常構造の多結晶S
1ゲート電極35aが形成され、次いでイオン注入手段
を用いてn+型ドレイン領域36 a * 36 b及
びn+型ンース領域37が形成され、これにより第1の
無欠陥領域24aに周辺論理部のMOSトランジスタ(
Tr)が、第2の無欠陥領域24bに1トランジスタ・
1キヤパシタ構造の夕“イナミック・メモリセル(八4
C)が形成される。そして図示しないが、以後?3縁膜
の形成、配線形成等がなされて本発明の構造を有するD
−RAMが提供される。なお本発明の構造に於ける素子
間分離用絶縁膜は埋め込み方式によって形成しても良い
。即ち第5図(ハ)に示すように、無欠陥領域24′f
、島状に分離した後、第6図(イ)に示すよ5に無欠陥
領域24上にエツチング・マスク・パターン41を形成
し、選択エツチングを行って第6図(ロンに示ずように
檄出基板面に無欠陥領域24より浅い凹部42を形成し
、次いでエツチング・マスク・パターン41を除去した
後、第6図(ハ)に示すように該基板上に前記凹部4z
を埋めるに充分な厚さの二酸化シリコン(sio2)膜
43をスパッタリング技術によって形成し、次いで該S
i 02膜43を上面から順次仙摩し、第6図に)に
示すように無欠陥領域24を表出せしめる方法である。
の表出面に形成された絶縁膜によって島状に分離された
複数の無欠陥領域24が形成さね、以後これら無欠陥領
域24に通常の方法を用いてデバイスが形成きれる。即
ちD−RAMに於ては、先ず第5図(へ)に示すように
あ2の無欠陥領域24b面にキャパシタ酸化膜30を下
部に有する多結晶Stキャパシタ電極31が形成され、
次いで第5図(トンに示すように第2の無欠陥領域24
b上に、ゲート酸化膜32を下部に有し、一部が酸化膜
33を介してキャパシタ電極31上に積層された多結晶
S1ゲート電極35bが、又第1の無欠陥領域24a上
にゲート酸化膜32を下部に有する通常構造の多結晶S
1ゲート電極35aが形成され、次いでイオン注入手段
を用いてn+型ドレイン領域36 a * 36 b及
びn+型ンース領域37が形成され、これにより第1の
無欠陥領域24aに周辺論理部のMOSトランジスタ(
Tr)が、第2の無欠陥領域24bに1トランジスタ・
1キヤパシタ構造の夕“イナミック・メモリセル(八4
C)が形成される。そして図示しないが、以後?3縁膜
の形成、配線形成等がなされて本発明の構造を有するD
−RAMが提供される。なお本発明の構造に於ける素子
間分離用絶縁膜は埋め込み方式によって形成しても良い
。即ち第5図(ハ)に示すように、無欠陥領域24′f
、島状に分離した後、第6図(イ)に示すよ5に無欠陥
領域24上にエツチング・マスク・パターン41を形成
し、選択エツチングを行って第6図(ロンに示ずように
檄出基板面に無欠陥領域24より浅い凹部42を形成し
、次いでエツチング・マスク・パターン41を除去した
後、第6図(ハ)に示すように該基板上に前記凹部4z
を埋めるに充分な厚さの二酸化シリコン(sio2)膜
43をスパッタリング技術によって形成し、次いで該S
i 02膜43を上面から順次仙摩し、第6図に)に
示すように無欠陥領域24を表出せしめる方法である。
なおこの場合欠陥の析出はデバイスの形成工程でなされ
る。
る。
ωン 発明の効果
上記実施例に示したように本発明の構造を有するD−R
AMに於ては、周辺トランジスタが形成される無欠陥領
域とメモリーセルが形成される無欠陥領域とが、基板内
部から表面(フィールド酸化膜の下面)まで形成された
欠陥析出領域で分離されている。そのため本発明の栴迄
に於てけ、例えは第4図(イ)に示すように、周辺トラ
ンジスタ<Tr)Ycltjt作させた原生ずるボンド
・キャリアのインノくクト・イオン化現象により無欠陥
領域3a内に生成したキャリヤeは、該無欠陥領域3a
とメモリ・セル(MC)が形成きれている無欠陥領域3
bとの間を分離している欠陥析出領域2に於て再結合せ
しめられて消滅し、無欠陥隻城3b内に到達し2ない。
AMに於ては、周辺トランジスタが形成される無欠陥領
域とメモリーセルが形成される無欠陥領域とが、基板内
部から表面(フィールド酸化膜の下面)まで形成された
欠陥析出領域で分離されている。そのため本発明の栴迄
に於てけ、例えは第4図(イ)に示すように、周辺トラ
ンジスタ<Tr)Ycltjt作させた原生ずるボンド
・キャリアのインノくクト・イオン化現象により無欠陥
領域3a内に生成したキャリヤeは、該無欠陥領域3a
とメモリ・セル(MC)が形成きれている無欠陥領域3
bとの間を分離している欠陥析出領域2に於て再結合せ
しめられて消滅し、無欠陥隻城3b内に到達し2ない。
従ってメモリーセル(MC)K:空乏層DLとして豊き
込まれている情報の保持時間を低下せしめることがない
ので、リフレッシュ不良やメモリ誤動作が防止される。
込まれている情報の保持時間を低下せしめることがない
ので、リフレッシュ不良やメモリ誤動作が防止される。
又第4図(ロ)に示すように、メモリーセル(MC)が
形成されている無欠陥領域3b以外の領域に入射したα
線によって励起されたキャリヤeB、メモリーセル(M
C)の形成された無欠陥領域3bを囲んでいる欠陥領域
2内で再結合せしめられ消滅するので、メモリのソント
帝エラーが極度に減少する。
形成されている無欠陥領域3b以外の領域に入射したα
線によって励起されたキャリヤeB、メモリーセル(M
C)の形成された無欠陥領域3bを囲んでいる欠陥領域
2内で再結合せしめられ消滅するので、メモリのソント
帝エラーが極度に減少する。
なお第4図に於て、Trld動作している周辺トランジ
スタ、Meは情報が空乏層DLとして誉き込まれている
メモリ・セル、Cはキャパシタ、G1゜G2はゲート、
烏yDtはドレイン、Sはソース、chはチャネル、I
SOはフィールド酸化膜及びチャネル・カット領域から
なる素子間分離領域を示す。
スタ、Meは情報が空乏層DLとして誉き込まれている
メモリ・セル、Cはキャパシタ、G1゜G2はゲート、
烏yDtはドレイン、Sはソース、chはチャネル、I
SOはフィールド酸化膜及びチャネル・カット領域から
なる素子間分離領域を示す。
以上、本発明によればダイナミックΦランダム会アクセ
ス・メモ!J (D−RAM)等の半導体装置の信頼度
を向上せしめることができる。
ス・メモ!J (D−RAM)等の半導体装置の信頼度
を向上せしめることができる。
第1図はイントリンシ、り・ゲッタリンク技術を適用し
た従来のMC8,LSIの要部断面図、第2図(イ)及
び←ンはその問題点説明用断面模式図、第3図は本発明
の構造を有する半導体装置に於ける一実施例の要部断面
図、昂4図(イ)及び←)は本発明の効果を示す要部断
面模式図、第5図(イ)乃至(トンは本発明の方法に於
ける一実施例の工程断面図、第6図(イ)乃至に)は他
の一実施例の工程断面図である。 図において、1.21はp f41jシリコン基板、2
.29は欠陥析出領域、3aP3b124,24a、2
4bは無欠陥領域、4.27はp+型チャネルψカット
領域、5゜28はフィールド(素子量分り酸化膜、22
は素子形成領域、23は凹部、Trは周辺トンンジスタ
、MCはダイナミック・メモリ・セルを示す。 第1図 第2図 (イ) 第 3 図 第 4 閃 (A) ((
た従来のMC8,LSIの要部断面図、第2図(イ)及
び←ンはその問題点説明用断面模式図、第3図は本発明
の構造を有する半導体装置に於ける一実施例の要部断面
図、昂4図(イ)及び←)は本発明の効果を示す要部断
面模式図、第5図(イ)乃至(トンは本発明の方法に於
ける一実施例の工程断面図、第6図(イ)乃至に)は他
の一実施例の工程断面図である。 図において、1.21はp f41jシリコン基板、2
.29は欠陥析出領域、3aP3b124,24a、2
4bは無欠陥領域、4.27はp+型チャネルψカット
領域、5゜28はフィールド(素子量分り酸化膜、22
は素子形成領域、23は凹部、Trは周辺トンンジスタ
、MCはダイナミック・メモリ・セルを示す。 第1図 第2図 (イ) 第 3 図 第 4 閃 (A) ((
Claims (1)
- 【特許請求の範囲】 1 内部から表面に達する欠陥析出領域が設けられた半
導体基板面に、該欠陥析出領域と該欠陥析出領域の表面
部に配設された絶縁膜とによって分離された複数の無欠
陥飴域を有し、し無欠陥領域に半導体素子が配設されな
ることを%個とする半導体装置。 2、半導体基板の表面に集子形成領域に対応する複数の
四部を形成した後、該基板面にその表面形状に沿って無
欠陥領域を形成する工程、該基板の前記無欠陥領域以外
の全領域に欠陥析出核を形成せしめた後、該基板面を前
記四部の底面まで仙摩し前記無欠陥領域の周囲に欠陥析
出核形成領域を表出せしめる工程、前記欠陥析出核形成
領域の表出面に素子間分離用の絶縁膜を形成すると同時
に該欠陥析出核形成領域に微小欠陥を析出せしめて欠陥
析出領域と素子間分離用絶縁膜によって分離された複数
の無欠陥領域を形成する工程、及び該無欠陥領域に半導
体素子を形成する工程を有することを%徽とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18550282A JPS5976431A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18550282A JPS5976431A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5976431A true JPS5976431A (ja) | 1984-05-01 |
Family
ID=16171892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18550282A Pending JPS5976431A (ja) | 1982-10-22 | 1982-10-22 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5976431A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5229667A (en) * | 1990-08-11 | 1993-07-20 | Nec Corporation | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
US5455437A (en) * | 1991-11-20 | 1995-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having crystalline defect isolation regions |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5790959A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-10-22 JP JP18550282A patent/JPS5976431A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5790959A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5229667A (en) * | 1990-08-11 | 1993-07-20 | Nec Corporation | Delay unit implemented by inverting circuits associated with capacitive load for increasing delay |
US5455437A (en) * | 1991-11-20 | 1995-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having crystalline defect isolation regions |
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