JP2606941B2 - 不揮発性メモリの書込み回路 - Google Patents
不揮発性メモリの書込み回路Info
- Publication number
- JP2606941B2 JP2606941B2 JP3758190A JP3758190A JP2606941B2 JP 2606941 B2 JP2606941 B2 JP 2606941B2 JP 3758190 A JP3758190 A JP 3758190A JP 3758190 A JP3758190 A JP 3758190A JP 2606941 B2 JP2606941 B2 JP 2606941B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- cell transistor
- circuit
- voltage
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 アバランシェ・ブレークダウンによる書込みを行なう
不揮発性メモリの書込み回路に関し、 書込み効率が向上し、セルトランジスタ等の破壊を防
止することを目的とし、 アバランシェ・ブレークダウンによりセルトランジス
タに書込みを行なう不揮発性メモリの書込み回路におい
て、書込み時に該セルトランジスタのブレークダウン電
圧を検出するダミーセルトランジスタと、該ダミーセル
トランジスタにより検出したブレークダウン電圧に応じ
て該セルトランジスタにドレイン電流を供給するセレク
トトランジスタのゲート電圧を可変するゲート電圧可変
回路とを有し、書込み時の該セルトランジスタのドレイ
ン電流を一定とするよう構成する。
不揮発性メモリの書込み回路に関し、 書込み効率が向上し、セルトランジスタ等の破壊を防
止することを目的とし、 アバランシェ・ブレークダウンによりセルトランジス
タに書込みを行なう不揮発性メモリの書込み回路におい
て、書込み時に該セルトランジスタのブレークダウン電
圧を検出するダミーセルトランジスタと、該ダミーセル
トランジスタにより検出したブレークダウン電圧に応じ
て該セルトランジスタにドレイン電流を供給するセレク
トトランジスタのゲート電圧を可変するゲート電圧可変
回路とを有し、書込み時の該セルトランジスタのドレイ
ン電流を一定とするよう構成する。
〔産業上の利用分野〕 本発明は不揮発性メモリの書込み回路に関し、アバラ
ンシェ・ブレークダウンによる書込みを行なう不揮発性
メモリの書込み回路に関する。
ンシェ・ブレークダウンによる書込みを行なう不揮発性
メモリの書込み回路に関する。
不揮発性メモリであるイレーザブル・プログラマブル
ROM（EPROM）のデータ書込みは、メモリセルのトランジ
スタのコントロールゲート及びドレインに高電圧を印加
して行なう。このデータ書込みはドレイン電圧によって
書込み効率が左右され、ドレイン電圧を適正に保つ必要
がある。
ROM（EPROM）のデータ書込みは、メモリセルのトランジ
スタのコントロールゲート及びドレインに高電圧を印加
して行なう。このデータ書込みはドレイン電圧によって
書込み効率が左右され、ドレイン電圧を適正に保つ必要
がある。
第５図は従来の書込み回路の一例の回路図を示す。図
中、デプリション形MOSトランジスタにはドレインに点
を入れて示す。これは本明細書の他の回路図についても
同様である。
中、デプリション形MOSトランジスタにはドレインに点
を入れて示す。これは本明細書の他の回路図についても
同様である。
第５図において、Q1,Q2夫々はコラムデコーダの電源
供給用のディプリション形トランジスタ、Q3,Q4はコラ
ムデコーダ内のインバータを構成するトランジスタ、Q5
はプログラム電源供給用トランジスタ、Q6はビット線セ
レクトトランジスタ、Q7はEPROMセルトランジスタであ
る。プログラム時にはコラムアドレスによりナンド回路
10出力がＬレベルとなり、セルトランジスタQ7のゲート
にワード線Ｘに高電圧VPP（12.5V）が印加されると共
に、PGM（プログラム）信号がＨレベルで▲▼信
号がＬレベルとなり、コラムデコーダの電源はVPPが供
給される。これにより、セルトランジスタQ7にはゲー
ト，ドレインとも電圧VPPが供給されて書込みが行なわ
れる。
供給用のディプリション形トランジスタ、Q3,Q4はコラ
ムデコーダ内のインバータを構成するトランジスタ、Q5
はプログラム電源供給用トランジスタ、Q6はビット線セ
レクトトランジスタ、Q7はEPROMセルトランジスタであ
る。プログラム時にはコラムアドレスによりナンド回路
10出力がＬレベルとなり、セルトランジスタQ7のゲート
にワード線Ｘに高電圧VPP（12.5V）が印加されると共
に、PGM（プログラム）信号がＨレベルで▲▼信
号がＬレベルとなり、コラムデコーダの電源はVPPが供
給される。これにより、セルトランジスタQ7にはゲー
ト，ドレインとも電圧VPPが供給されて書込みが行なわ
れる。
従来回路ではセルトランジスタQ7のドレイン電流IDと
ドレイン電圧VDとで表わされるブレークダウン特性は第
６図の実線Ｉに示す如く表わされ、セレクトトランジス
タQ6のID−VD特性（即ちロードカーブ）は実線IIに示す
如く表わされ、セルトランジスタQ7の書込みは両特性の
交点Ａにて行なわれる。
ドレイン電圧VDとで表わされるブレークダウン特性は第
６図の実線Ｉに示す如く表わされ、セレクトトランジス
タQ6のID−VD特性（即ちロードカーブ）は実線IIに示す
如く表わされ、セルトランジスタQ7の書込みは両特性の
交点Ａにて行なわれる。
しかし、プロセス的なバラツキによりセルトランジス
タQ7のゲート長が短かくなるとセルトランジスタQ7のブ
レークダウン特性は第６図の破線IIIに示す如く変化し
てセルトランジスタQ7の書込みは実線IIとの交点Ｂで行
なわれることになる。この場合セルトランジスタQ7のブ
レークダウンはアバランシェ領域ではなくトンネル領域
となり、トンネル領域では電子のエネルギーが小さいた
め酸化膜の障壁を越えてフローティングゲートに蓄積さ
れず、書込みが行なわれなくなり書込み効率が悪化す
る。また電流IDが大となるとトランジスタQ6,Q7等を破
壊するおそれがあるという問題があった。
タQ7のゲート長が短かくなるとセルトランジスタQ7のブ
レークダウン特性は第６図の破線IIIに示す如く変化し
てセルトランジスタQ7の書込みは実線IIとの交点Ｂで行
なわれることになる。この場合セルトランジスタQ7のブ
レークダウンはアバランシェ領域ではなくトンネル領域
となり、トンネル領域では電子のエネルギーが小さいた
め酸化膜の障壁を越えてフローティングゲートに蓄積さ
れず、書込みが行なわれなくなり書込み効率が悪化す
る。また電流IDが大となるとトランジスタQ6,Q7等を破
壊するおそれがあるという問題があった。
本発明は上記の点に鑑みなされたもので、書込み効率
が向上し、セルトランジスタ等の破壊を防止する不揮発
性メモリの書込み回路を提供することを目的とする。
が向上し、セルトランジスタ等の破壊を防止する不揮発
性メモリの書込み回路を提供することを目的とする。
本発明の不揮発性メモリの書込み回路は、 アバランシェ・ブレークダウンによりセルトランジス
タに書込みを行なう不発揮性メモリの書込み回路におい
て、 書込み時にセルトランジスタのブレークダウン電圧を
検出するダミーセルトランジスタと、 ダミーセルトランジスタにより検出したブレークダウ
ン電圧に応じてセルトランジスタにドレイン電流を供給
するセレクトトランジスタのゲート電圧を可変するゲー
ト電圧可変回路とを有し、 書込み時のセルトランジスタのドレイン電流を一定と
する。
タに書込みを行なう不発揮性メモリの書込み回路におい
て、 書込み時にセルトランジスタのブレークダウン電圧を
検出するダミーセルトランジスタと、 ダミーセルトランジスタにより検出したブレークダウ
ン電圧に応じてセルトランジスタにドレイン電流を供給
するセレクトトランジスタのゲート電圧を可変するゲー
ト電圧可変回路とを有し、 書込み時のセルトランジスタのドレイン電流を一定と
する。
本発明においては、書込み時にダミーセルトランジス
タで検出したブレークダウン電圧に応じてセレクトトラ
ンジスタのゲート電圧を可変しセルトランジスタのドレ
イン電流を一定とするため、セルトランジスタのゲート
長がプロセス的に変動しても常に最良のドレイン電流で
書込みが行なわれ、書込み効率が向上し、セルトランジ
スタ，セレクトトランジスタ等の破壊を防止できる。
タで検出したブレークダウン電圧に応じてセレクトトラ
ンジスタのゲート電圧を可変しセルトランジスタのドレ
イン電流を一定とするため、セルトランジスタのゲート
長がプロセス的に変動しても常に最良のドレイン電流で
書込みが行なわれ、書込み効率が向上し、セルトランジ
スタ，セレクトトランジスタ等の破壊を防止できる。
第１図は本発明回路の一実施例の回路図を示す。同図
中、第５図と同一部分には同一符号を付し、その説明を
省略する。
中、第５図と同一部分には同一符号を付し、その説明を
省略する。
第１図中、Q11はセルトランジスタQ7に相当しブレー
クダウン電圧を得るためのダミーセルトランジスタ、Q
12はビット線セレクトトランジスタQ6に相当するトラン
ジスタ、Q13はブレークダウン電流を決定するための定
電流源のディプリション形トランジスタ、Q14,Q16夫々
は書込み電圧供給用トランジスタ、Q15はプログラムし
ないときノードN4をアースレベルとするトランジスタで
ある。
クダウン電圧を得るためのダミーセルトランジスタ、Q
12はビット線セレクトトランジスタQ6に相当するトラン
ジスタ、Q13はブレークダウン電流を決定するための定
電流源のディプリション形トランジスタ、Q14,Q16夫々
は書込み電圧供給用トランジスタ、Q15はプログラムし
ないときノードN4をアースレベルとするトランジスタで
ある。
また、Q17はコラムデコーダの電源供給用のエンハン
スメント形トランジスタである。
スメント形トランジスタである。
プログラム状態となって▲▼信号がＬレベルと
なるとトランジスタQ15が遮断すると共にトランジスタQ
14が導通して、ダミーセルトランジスタQ11に書込み電
圧が供給される。ダミーセルトランジスタQ11のブレー
クダウン電圧をVB,トランジスタQ12の閾値をVTH12とす
るとノードN4のレベルはVB＋VTH12となる。トランジス
タQ3はＰチャンネルでドレイン・ソースが共通電圧まで
上がるため、トランジスタQ17の閾値をVTH17とするとノ
ードN5のレベルは VB＋VTH12−VTH15 ……（１） となる。
なるとトランジスタQ15が遮断すると共にトランジスタQ
14が導通して、ダミーセルトランジスタQ11に書込み電
圧が供給される。ダミーセルトランジスタQ11のブレー
クダウン電圧をVB,トランジスタQ12の閾値をVTH12とす
るとノードN4のレベルはVB＋VTH12となる。トランジス
タQ3はＰチャンネルでドレイン・ソースが共通電圧まで
上がるため、トランジスタQ17の閾値をVTH17とするとノ
ードN5のレベルは VB＋VTH12−VTH15 ……（１） となる。
これにより、第２図の実線IVで示すセルトランジスタ
Q7のブレークダウン特性と、トランジスタQ13で決定さ
れる電流ID1でトランジスタQ6のID−VD特性カーブを交
わらせ（交点Ｄ）、このID−VD特性カーブを閾値VTH17
だけ負方向に移動させた破線VIがトランジスタQ6のロー
ドカーブとなる。このときトランジスタQ13によるブレ
ークダウン電流を例えば500μＡ以下に適正化しておけ
ば、セルトランジスタQ7のブレークダウン電流の立上り
付近の点Ｅでロードカーブを交わらせることができ、書
込み電流が最小で最も効率の良い書込み実現ができる。
Q7のブレークダウン特性と、トランジスタQ13で決定さ
れる電流ID1でトランジスタQ6のID−VD特性カーブを交
わらせ（交点Ｄ）、このID−VD特性カーブを閾値VTH17
だけ負方向に移動させた破線VIがトランジスタQ6のロー
ドカーブとなる。このときトランジスタQ13によるブレ
ークダウン電流を例えば500μＡ以下に適正化しておけ
ば、セルトランジスタQ7のブレークダウン電流の立上り
付近の点Ｅでロードカーブを交わらせることができ、書
込み電流が最小で最も効率の良い書込み実現ができる。
また、プロセス条件のバラツキによるゲート長の変化
でセルトランジスタQ7のブレークダウン電圧が変動して
も、この変動に伴ないダミーセルトランジスタQ11のブ
レークダウン電圧VBも同様に変動してセレクトトランジ
スタQ6のゲート・ソース間電圧は一定となり、そのソー
ス電流即ちセルトランジスタQ7のドレイン電流IDが一定
となる。つまり、セレクトトランジスタQ6のロードカー
ブがセルトランジスタQ7のブレークダウン電圧と同一方
向に平行移動するため、書込みは上記最良の条件で行な
われる。これによって書込み効率が向上し、またセルト
ランジスタ及びセレクトトランジスタの過電流による破
壊を防止できる。
でセルトランジスタQ7のブレークダウン電圧が変動して
も、この変動に伴ないダミーセルトランジスタQ11のブ
レークダウン電圧VBも同様に変動してセレクトトランジ
スタQ6のゲート・ソース間電圧は一定となり、そのソー
ス電流即ちセルトランジスタQ7のドレイン電流IDが一定
となる。つまり、セレクトトランジスタQ6のロードカー
ブがセルトランジスタQ7のブレークダウン電圧と同一方
向に平行移動するため、書込みは上記最良の条件で行な
われる。これによって書込み効率が向上し、またセルト
ランジスタ及びセレクトトランジスタの過電流による破
壊を防止できる。
第３図は本発明回路と変形例の回路図を示す。同図
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
中、第１図と同一部分には同一符号を付し、その説明を
省略する。
第３図の回路ではブレークダウン電圧検出用ダミーセ
ルとして単層ゲートのトランジスタQ21を使用する。こ
の場合ダミーセルトランジスタQ21のゲート電極には書
込み状態におけるフローティングゲート電圧に相当する
電圧を抵抗R1,R2で得て印加する。実際にはゲート電圧
が多少変化してもブレークダウン電圧の変化は小さいの
で上記印加電圧はおおよその値（例えば４〜5V）で充分
である。またトランジスタQ21の形状はセルトランジス
タQ7と同一であることが好ましいのでトランジスタQ21
としてフローティングゲート形のものとし、そのフロー
ティングゲートとコントロールゲートとを短絡させた方
が良い。
ルとして単層ゲートのトランジスタQ21を使用する。こ
の場合ダミーセルトランジスタQ21のゲート電極には書
込み状態におけるフローティングゲート電圧に相当する
電圧を抵抗R1,R2で得て印加する。実際にはゲート電圧
が多少変化してもブレークダウン電圧の変化は小さいの
で上記印加電圧はおおよその値（例えば４〜5V）で充分
である。またトランジスタQ21の形状はセルトランジス
タQ7と同一であることが好ましいのでトランジスタQ21
としてフローティングゲート形のものとし、そのフロー
ティングゲートとコントロールゲートとを短絡させた方
が良い。
ところで、第１図，第３図共にダミーセルトランジス
タQ11,Q21夫々のゲート電圧印加は書込み状態でのみ行
なわれるので、ダミーセルトランジスタQ11,Q21夫々へ
の電気的ストレスを最小にすることができる。
タQ11,Q21夫々のゲート電圧印加は書込み状態でのみ行
なわれるので、ダミーセルトランジスタQ11,Q21夫々へ
の電気的ストレスを最小にすることができる。
更に、第１図の実施例ではトランジスタQ11がフロー
ティングゲートトランジスタであるため、フローティン
グゲートに電荷が蓄積されてない最初の書込み時と、フ
ローティングゲートに電荷が蓄積されて２回目以降の書
込み時とでトランジスタQ11のブレークダウン特性が変
化するため、このブレークダウン特性を安定化させるた
め、実際の書込みの前に予めトランジスタQ11に書込み
電圧を印加しておくと良い。このためには第４図のVPP
立上がり検出回路を用いて▲▼信号を生成する。
ティングゲートトランジスタであるため、フローティン
グゲートに電荷が蓄積されてない最初の書込み時と、フ
ローティングゲートに電荷が蓄積されて２回目以降の書
込み時とでトランジスタQ11のブレークダウン特性が変
化するため、このブレークダウン特性を安定化させるた
め、実際の書込みの前に予めトランジスタQ11に書込み
電圧を印加しておくと良い。このためには第４図のVPP
立上がり検出回路を用いて▲▼信号を生成する。
第４図中、高電圧検出回路20は端子21の書込み電圧V
PPの印加を検出するとＨレベルの検出信号を生成し、こ
の検出信号はそのまま及び遅延回路（DLY）21で一定時
間遅延されてナンド回路22に供給される。これによって
ナンド回路22は電圧VPPの印加開始時に一定時間Ｌレベ
ルとなる信号を生成しナンド回路23に供給する。ナンド
回路23には端子24よりＬレベルで書込みを指示する内部
書込み信号が供給されており、ナンド回路23は、両信号
の和（負論理）をとる。ナンド回路23出力はＨレベルが
電圧VCC（Ｌレベルは0V）であるため、トランジスタ25,
26及びインバータ27よりなるレベル変換回路でＨレベル
を電圧VPPに変換され、端子28より▲▼信号とし
て出力され、第１図のトランジスタQ2,Q14,Q16等に供給
される。
PPの印加を検出するとＨレベルの検出信号を生成し、こ
の検出信号はそのまま及び遅延回路（DLY）21で一定時
間遅延されてナンド回路22に供給される。これによって
ナンド回路22は電圧VPPの印加開始時に一定時間Ｌレベ
ルとなる信号を生成しナンド回路23に供給する。ナンド
回路23には端子24よりＬレベルで書込みを指示する内部
書込み信号が供給されており、ナンド回路23は、両信号
の和（負論理）をとる。ナンド回路23出力はＨレベルが
電圧VCC（Ｌレベルは0V）であるため、トランジスタ25,
26及びインバータ27よりなるレベル変換回路でＨレベル
を電圧VPPに変換され、端子28より▲▼信号とし
て出力され、第１図のトランジスタQ2,Q14,Q16等に供給
される。
上述の如く、本発明の不揮発性メモリの書込み回路に
よれば、書込み効率が向上し、セルトランジスタ及びセ
レクトトランジスタ等の過電流による破壊を防止でき、
実用上きわめて有用である。
よれば、書込み効率が向上し、セルトランジスタ及びセ
レクトトランジスタ等の過電流による破壊を防止でき、
実用上きわめて有用である。
第１図，第３図は本発明回路の各実施例の回路図、 第２図は本発明回路を説明するための特性図、 第４図はVPP立上り検出回路の回路図、 第５図は従来回路の一例の回路図、 第６図は従来回路を説明するための特性図である。 図において、 10,22,23はナンド回路、 20は高電圧検出回路、 Q1〜Q21はトランジスタ を示す。
Claims (1)
- 【請求項１】アバランシェ・ブレークダウンによりセル
トランジスタ（Q7）に書込みを行なう不揮発性メモリの
書込み回路において、 書込み時に該セルトランジスタ（Q7）のブレークダウン
電圧を検出するダミーセルトランジスタ（Q11）と、 該ダミーセルトランジスタ（Q11）により検出したブレ
ークダウン電圧に応じて該セルトランジスタ（Q7）にド
レイン電流を供給するセレクトトランジスタ（Q6）のゲ
ート電圧を可変するゲート電圧可変回路（Q12,Q17,Q3）
とを有し、 書込み時の該セルトランジスタ（Q7）のドレイン電流を
一定とするよう構成したことを特徴とする不揮発性メモ
リの書込み回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3758190A JP2606941B2 (ja) | 1990-02-19 | 1990-02-19 | 不揮発性メモリの書込み回路 |
| DE69119803T DE69119803T2 (de) | 1990-02-19 | 1991-02-14 | Schreibeschaltung für eine nichtflüchtige Speicheranordnung |
| EP91301198A EP0443777B1 (en) | 1990-02-19 | 1991-02-14 | Write circuit for non-volatile memory device |
| KR1019910002601A KR960002737B1 (ko) | 1990-02-19 | 1991-02-19 | 비휘발성 메모리장치용 기입회로 |
| US07/656,502 US5293344A (en) | 1990-02-19 | 1991-02-19 | Write circuit for non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3758190A JP2606941B2 (ja) | 1990-02-19 | 1990-02-19 | 不揮発性メモリの書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241592A JPH03241592A (ja) | 1991-10-28 |
| JP2606941B2 true JP2606941B2 (ja) | 1997-05-07 |
Family
ID=12501508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3758190A Expired - Fee Related JP2606941B2 (ja) | 1990-02-19 | 1990-02-19 | 不揮発性メモリの書込み回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5293344A (ja) |
| EP (1) | EP0443777B1 (ja) |
| JP (1) | JP2606941B2 (ja) |
| KR (1) | KR960002737B1 (ja) |
| DE (1) | DE69119803T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752099Y2 (ja) * | 1991-10-18 | 1995-11-29 | 株式会社椿本チエイン | 循環搬送載荷台の物品脱荷装置 |
| US5761127A (en) * | 1991-11-20 | 1998-06-02 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| SG47058A1 (en) * | 1993-09-10 | 1998-03-20 | Intel Corp | Circuitry and method for selecting a drain programming voltage for a nonvolatile memory |
| US5513136A (en) * | 1993-09-27 | 1996-04-30 | Intel Corporation | Nonvolatile memory with blocks and circuitry for selectively protecting the blocks for memory operations |
| US5749088A (en) * | 1994-09-15 | 1998-05-05 | Intel Corporation | Memory card with erasure blocks and circuitry for selectively protecting the blocks from memory operations |
| CZ297910B6 (cs) * | 1995-06-07 | 2007-04-25 | Intel Corporation | Napetový spínací obvod |
| WO1997022971A1 (en) * | 1995-12-20 | 1997-06-26 | Intel Corporation | A negative voltage switch architecture for a nonvolatile memory |
| US20090272388A1 (en) * | 2006-04-19 | 2009-11-05 | Shuji Uemura | Minimally-invasive methods for implanting obesity treatment devices |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108764A (ja) * | 1981-12-22 | 1983-06-28 | Nec Corp | 半導体装置 |
| EP0085260B1 (en) * | 1981-12-29 | 1989-08-02 | Fujitsu Limited | Nonvolatile semiconductor memory circuit |
| JPH0632234B2 (ja) * | 1984-07-19 | 1994-04-27 | 株式会社東芝 | 半導体記憶装置 |
| US4782247A (en) * | 1984-08-08 | 1988-11-01 | Fujitsu Limited | Decoder circuit having a variable power supply |
| US4723225A (en) * | 1985-10-15 | 1988-02-02 | Texas Instruments Incorporated | Programming current controller |
| JPH0736275B2 (ja) * | 1985-12-20 | 1995-04-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH023187A (ja) * | 1988-06-09 | 1990-01-08 | Toshiba Corp | 不揮発性半導体メモリ |
| US4954990A (en) * | 1989-05-30 | 1990-09-04 | Cypress Semiconductor Corp. | Programming voltage control circuit for EPROMS |
-
1990
- 1990-02-19 JP JP3758190A patent/JP2606941B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-14 EP EP91301198A patent/EP0443777B1/en not_active Expired - Lifetime
- 1991-02-14 DE DE69119803T patent/DE69119803T2/de not_active Expired - Fee Related
- 1991-02-19 KR KR1019910002601A patent/KR960002737B1/ko not_active IP Right Cessation
- 1991-02-19 US US07/656,502 patent/US5293344A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69119803D1 (de) | 1996-07-04 |
| EP0443777A2 (en) | 1991-08-28 |
| EP0443777A3 (en) | 1992-11-04 |
| KR920000077A (ko) | 1992-01-10 |
| EP0443777B1 (en) | 1996-05-29 |
| JPH03241592A (ja) | 1991-10-28 |
| KR960002737B1 (ko) | 1996-02-26 |
| DE69119803T2 (de) | 1996-10-02 |
| US5293344A (en) | 1994-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5696717A (en) | Nonvolatile integrated circuit memory devices having adjustable erase/program threshold voltage verification capability | |
| US6845052B1 (en) | Dual reference cell sensing scheme for non-volatile memory | |
| US5457652A (en) | Low voltage EEPROM | |
| JP2588483B2 (ja) | Ｍｏｓ技術を応用した電圧スイッチ回路 | |
| US5463583A (en) | Non-volatile semiconductor memory device | |
| US4443718A (en) | Nonvolatile semiconductor memory with stabilized level shift circuit | |
| JPH0814991B2 (ja) | 電気的消去可能不揮発性半導体記憶装置 | |
| JPH0746515B2 (ja) | デコ−ダ回路 | |
| JP3762658B2 (ja) | 不揮発性半導体記憶装置の駆動方法 | |
| TWI352994B (ja) | ||
| JP2606941B2 (ja) | 不揮発性メモリの書込み回路 | |
| JP2568792B2 (ja) | 電気的消去可能でプログラム可能な読出し専用メモリの消去方法 | |
| JP2002527849A (ja) | フラッシュ電気的消去可能プログラマブル読出し専用メモリ（ｅｅｐｒｏｍ）のワード線ドライバ | |
| JP2933090B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2001143489A (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
| US6434052B1 (en) | Nonvolatile memory devices having alternative programming | |
| US5768189A (en) | Circuitry and method for stabilizing operating characteristics of memory against temperature variations | |
| EP0377840A2 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| JP2002353345A (ja) | 半導体メモリ装置およびバルク領域形成方法 | |
| US5949709A (en) | Electrically programmable memory, method of programming and method of reading | |
| US5633823A (en) | Method of narrowing flash memory device threshold voltage distribution | |
| US5579261A (en) | Reduced column leakage during programming for a flash memory array | |
| JPS60236195A (ja) | 不揮発性半導体メモリ | |
| US6266280B1 (en) | Method of programming nonvolatile semiconductor device at low power | |
| US6178117B1 (en) | Background correction for charge gain and loss |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |