JP3526484B2 - 高入力インピーダンス回路 - Google Patents
高入力インピーダンス回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- G—PHYSICS
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- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【０００１】
【産業上の利用分野】本発明は、たとえば３端子レギュ
レータやアンプ等に適用される高入力インピーダンス回
路に関する。
レータやアンプ等に適用される高入力インピーダンス回
路に関する。
【０００２】
【従来の技術】従来、低電圧用の３端子レギュレータと
しては、２．５Ｖ出力仕様のものが一般的であり、図３
は２．５Ｖ出力仕様の３端子レギュレータＲＥＧａの回
路の構成例を示している。この３端子レギュレータＲＥ
Ｇａは、図３に示すように、トランジスタ２段構成であ
り、入力端子Ｔ VREF における入力インピーダンスの高い
回路を構成できる。
しては、２．５Ｖ出力仕様のものが一般的であり、図３
は２．５Ｖ出力仕様の３端子レギュレータＲＥＧａの回
路の構成例を示している。この３端子レギュレータＲＥ
Ｇａは、図３に示すように、トランジスタ２段構成であ
り、入力端子Ｔ VREF における入力インピーダンスの高い
回路を構成できる。
【０００３】３端子レギュレータＲＥＧａは、ｎｐｎ型
トランジスタＱ１〜Ｑ５、カレントミラー回路を構成す
るｐｎｐ型トランジスタＱ６，Ｑ７、抵抗素子Ｒ１、並
びに１．２５Ｖバンドギャップ回路ＢＧにより構成され
ており、トランジスタＱ１のベースが入力電圧ＶREF の
入力端子ＴVREFに接続され、トランジスタＱ１，Ｑ４，
Ｑ５のコレクタおよびトランジスタＱ６，Ｑ７のエミッ
タがカソード端子ＴCT D に接続され、トランジスタＱ
３，Ｑ５のエミッタおよびバンドギャップ回路ＢＧの一
端がアノード端子ＴAND に接続されている。
トランジスタＱ１〜Ｑ５、カレントミラー回路を構成す
るｐｎｐ型トランジスタＱ６，Ｑ７、抵抗素子Ｒ１、並
びに１．２５Ｖバンドギャップ回路ＢＧにより構成され
ており、トランジスタＱ１のベースが入力電圧ＶREF の
入力端子ＴVREFに接続され、トランジスタＱ１，Ｑ４，
Ｑ５のコレクタおよびトランジスタＱ６，Ｑ７のエミッ
タがカソード端子ＴCT D に接続され、トランジスタＱ
３，Ｑ５のエミッタおよびバンドギャップ回路ＢＧの一
端がアノード端子ＴAND に接続されている。
【０００４】この３端子レギュレータＲＥＧａは、ｎｐ
ｎ型トランジスタＱ１が入力トランジスタとして機能
し、トランジスタＱ１のエミッタをトランジスタＱ２の
ベースに接続して、トランジスタ２段で電流源を構成す
ることにより、２．５Ｖ出力に対応した入力端子Ｔ VREF
における入力インピーダンスの高い回路を容易に実現し
ている。
ｎ型トランジスタＱ１が入力トランジスタとして機能
し、トランジスタＱ１のエミッタをトランジスタＱ２の
ベースに接続して、トランジスタ２段で電流源を構成す
ることにより、２．５Ｖ出力に対応した入力端子Ｔ VREF
における入力インピーダンスの高い回路を容易に実現し
ている。
【０００５】
【発明が解決しようとする課題】ところで、３端子レギ
ュレータは近年、３Ｖ等の低電圧化が進み、１．２５Ｖ
出力仕様の要求が高まっており、また、出力電圧もより
高い精度が要求されている。しかしながら、トランジス
タのベース・エミッタ間電圧ＶBEをたとえば０．７Ｖで
あるとした場合、上述した従来の回路では、トランジス
タ２段構成であることから、１．２５Ｖという低電圧出
力仕様の要求を満足することができない。
ュレータは近年、３Ｖ等の低電圧化が進み、１．２５Ｖ
出力仕様の要求が高まっており、また、出力電圧もより
高い精度が要求されている。しかしながら、トランジス
タのベース・エミッタ間電圧ＶBEをたとえば０．７Ｖで
あるとした場合、上述した従来の回路では、トランジス
タ２段構成であることから、１．２５Ｖという低電圧出
力仕様の要求を満足することができない。
【０００６】そこで、１．２５Ｖ出力仕様の要求を満足
できる回路としては、たとえば図４に示すようなトラン
ジスタ１段の構成の回路が考えられる。この回路では、
図４に示すように、入力用ｎｐｎ型トランジスタＱ１の
コレクタにカレントミラー回路を構成するｐｎｐ型トラ
ンジスタＱ６のコレクタおよびベースが接続され、トラ
ンジスタＱ１のエミッタとアノード端子ＴAND との間に
抵抗素子Ｒ２，Ｒ３が直列に接続され、抵抗素子Ｒ２の
両端の電圧を１．２５Ｖバンドギャップ回路１に入力さ
せ、トランジスタＱ７のコレクタ側に電流Ｉ01を誘起さ
せている。
できる回路としては、たとえば図４に示すようなトラン
ジスタ１段の構成の回路が考えられる。この回路では、
図４に示すように、入力用ｎｐｎ型トランジスタＱ１の
コレクタにカレントミラー回路を構成するｐｎｐ型トラ
ンジスタＱ６のコレクタおよびベースが接続され、トラ
ンジスタＱ１のエミッタとアノード端子ＴAND との間に
抵抗素子Ｒ２，Ｒ３が直列に接続され、抵抗素子Ｒ２の
両端の電圧を１．２５Ｖバンドギャップ回路１に入力さ
せ、トランジスタＱ７のコレクタ側に電流Ｉ01を誘起さ
せている。
【０００７】図４の回路において、たとえば入力電圧Ｖ
REF が０Ｖから徐々に上昇すると、ｎｐｎ型トランジス
タＱ１のベース電圧が上昇し、抵抗素子Ｒ２，Ｒ３に電
流Ｉ１が流れ始める。入力トランジスタＱ１のエミッタ
電流は、トランジスタＱ１のコレクタより供給されるた
め、ｐｎｐ型トランジスタＱ６，Ｑ７のベース電位が引
き下げられる。その結果、トランジスタＱ６，Ｑ７がオ
ン状態に遷移し、トランジスタＱ７のコレクタ側に電流
Ｉ01が流れはじめる。
REF が０Ｖから徐々に上昇すると、ｎｐｎ型トランジス
タＱ１のベース電圧が上昇し、抵抗素子Ｒ２，Ｒ３に電
流Ｉ１が流れ始める。入力トランジスタＱ１のエミッタ
電流は、トランジスタＱ１のコレクタより供給されるた
め、ｐｎｐ型トランジスタＱ６，Ｑ７のベース電位が引
き下げられる。その結果、トランジスタＱ６，Ｑ７がオ
ン状態に遷移し、トランジスタＱ７のコレクタ側に電流
Ｉ01が流れはじめる。
【０００８】しかし、図４の回路では、ベースに入力端
子ＴVREFが接続された入力トランジスタＱ１は、出力電
圧、すなわちカソード電圧が１．２５Ｖに近い電圧を発
生する場合や１．２５Ｖの場合飽和してしまい、以下に
示すような問題がある。
子ＴVREFが接続された入力トランジスタＱ１は、出力電
圧、すなわちカソード電圧が１．２５Ｖに近い電圧を発
生する場合や１．２５Ｖの場合飽和してしまい、以下に
示すような問題がある。
【０００９】たとえばカソード端子ＴCTD の電圧と入力
端子ＴVREFに入力される入力電圧Ｖ REF とが等しい場
合、トランジスタのベース・エミッタ間電圧ＶBEを０．
７Ｖとすると、ノードＮ１の電圧は｛１．２５Ｖ−ＶBE
＝０．５５Ｖ｝となり、ノードＮ２の電圧も｛１．２５
Ｖ−ＶBE＝０．５５Ｖ｝となり等しくなる。そのため、
入力トランジスタＱ１は完全に飽和してしまい、その電
流増幅率ｈ feは低くなり、入力電流Ｉｉが大きくなり、
トランジスタＱ６とカレントミラー回路を構成するトラ
ンジスタＱ７のコレクタ電流Ｉ01は小さくなる。
端子ＴVREFに入力される入力電圧Ｖ REF とが等しい場
合、トランジスタのベース・エミッタ間電圧ＶBEを０．
７Ｖとすると、ノードＮ１の電圧は｛１．２５Ｖ−ＶBE
＝０．５５Ｖ｝となり、ノードＮ２の電圧も｛１．２５
Ｖ−ＶBE＝０．５５Ｖ｝となり等しくなる。そのため、
入力トランジスタＱ１は完全に飽和してしまい、その電
流増幅率ｈ feは低くなり、入力電流Ｉｉが大きくなり、
トランジスタＱ６とカレントミラー回路を構成するトラ
ンジスタＱ７のコレクタ電流Ｉ01は小さくなる。
【００１０】出力電圧が、１．２５Ｖに近い場合、設定
出力電圧をＶO とすると、入力端子ＴVREFに流れ込む電
流Ｉｉは、上述したように入力トランジスタＱ１が飽和
状態にあるため大きくなる。通常では、図５に示すよう
な回路の場合、出力電圧ＶO は次式で与えられる。 ＶO ＝１．２５Ｖ×（１＋（ＲＶａ／ＲＶｂ）） …（１） なお、ここでＲＶａ，ＲＶｂは抵抗素子Ｒａ，Ｒｂの抵
抗値を表している。ところが、入力端子ＴVREFに流れ込
む電流Ｉｉの影響により、実際の出力電圧は、次式のよ
うに、（Ｉｉ×ＲＶａ）の誤差が発生する。 ＶO ＝１．２５Ｖ×（１＋（ＲＶａ／ＲＶｂ））＋（Ｉｉ×ＲＶａ） …（２） このため、図４の回路では、正確な出力電圧を得ること
ができない。
出力電圧をＶO とすると、入力端子ＴVREFに流れ込む電
流Ｉｉは、上述したように入力トランジスタＱ１が飽和
状態にあるため大きくなる。通常では、図５に示すよう
な回路の場合、出力電圧ＶO は次式で与えられる。 ＶO ＝１．２５Ｖ×（１＋（ＲＶａ／ＲＶｂ）） …（１） なお、ここでＲＶａ，ＲＶｂは抵抗素子Ｒａ，Ｒｂの抵
抗値を表している。ところが、入力端子ＴVREFに流れ込
む電流Ｉｉの影響により、実際の出力電圧は、次式のよ
うに、（Ｉｉ×ＲＶａ）の誤差が発生する。 ＶO ＝１．２５Ｖ×（１＋（ＲＶａ／ＲＶｂ））＋（Ｉｉ×ＲＶａ） …（２） このため、図４の回路では、正確な出力電圧を得ること
ができない。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧動作を実現できることは
もとより、入力トランジスタが飽和状態となることを防
止することができる高入力インピーダンス回路を提供す
ることにある。
のであり、その目的は、低電圧動作を実現できることは
もとより、入力トランジスタが飽和状態となることを防
止することができる高入力インピーダンス回路を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の高入力インピーダンス回路は、ベースに入
力信号が供給され、エミッタから入力信号レベルに応じ
た電流を出力する入力トランジスタと、エミッタが第１
の電源に接続され、コレクタが上記入力トランジスタの
コレクタに接続された第１のトランジスタと、エミッタ
が第１の電源に接続され、ベースが上記第１のトランジ
スタのベースに接続された第２のトランジスタと、エミ
ッタが第１の抵抗素子を介して第２の電源に接続され、
コレクタが上記第１および第２のトランジスタのベース
同士の接続点に接続された第３のトランジスタと、エミ
ッタが第２の電源に接続され、ベースが上記第３のトラ
ンジスタのベースに接続され、コレクタがそのベースお
よび上記第２のトランジスタのコレクタに接続された第
４のトランジスタと、上記入力トランジスタのコレクタ
と上記第３のトランジスタのコレクタとの間に接続さ
れ、両コレクタ間を電気的に接続するとともに、当該第
３のトランジスタのコレクタに流れる電流に応じた電位
差を発生させる第１の回路とを有する。
め、本発明の高入力インピーダンス回路は、ベースに入
力信号が供給され、エミッタから入力信号レベルに応じ
た電流を出力する入力トランジスタと、エミッタが第１
の電源に接続され、コレクタが上記入力トランジスタの
コレクタに接続された第１のトランジスタと、エミッタ
が第１の電源に接続され、ベースが上記第１のトランジ
スタのベースに接続された第２のトランジスタと、エミ
ッタが第１の抵抗素子を介して第２の電源に接続され、
コレクタが上記第１および第２のトランジスタのベース
同士の接続点に接続された第３のトランジスタと、エミ
ッタが第２の電源に接続され、ベースが上記第３のトラ
ンジスタのベースに接続され、コレクタがそのベースお
よび上記第２のトランジスタのコレクタに接続された第
４のトランジスタと、上記入力トランジスタのコレクタ
と上記第３のトランジスタのコレクタとの間に接続さ
れ、両コレクタ間を電気的に接続するとともに、当該第
３のトランジスタのコレクタに流れる電流に応じた電位
差を発生させる第１の回路とを有する。
【００１３】また、本発明の高入力インピーダンス回路
では、上記第１の回路は上記両コレクタ間に接続された
第２の抵抗素子からなり、かつ、上記第１のトランジス
タと第２のトランジスタとのエミッタ比がＭ：１に設定
され、上記第３のトランジスタと第４のトランジスタと
のエミッタ比がＮ：１に設定されている。
では、上記第１の回路は上記両コレクタ間に接続された
第２の抵抗素子からなり、かつ、上記第１のトランジス
タと第２のトランジスタとのエミッタ比がＭ：１に設定
され、上記第３のトランジスタと第４のトランジスタと
のエミッタ比がＮ：１に設定されている。
【００１４】また、本発明の高入力インピーダンス回路
では、上記入力トランジスタのベース電位と上記第２の
電源電位が略等しい場合に、上記第３および第４のベー
ス電圧を引き下げる第２の回路を有する。また、上記第
２の回路は、上記第３および第４のトランジスタのベー
ス同士の接続点と上記入力トランジスタのベースとの間
に、当該ベース同士の接続点から入力トランジスタのベ
ースに向かって順方向となるように接続されたショット
キーダイオードから構成されている。
では、上記入力トランジスタのベース電位と上記第２の
電源電位が略等しい場合に、上記第３および第４のベー
ス電圧を引き下げる第２の回路を有する。また、上記第
２の回路は、上記第３および第４のトランジスタのベー
ス同士の接続点と上記入力トランジスタのベースとの間
に、当該ベース同士の接続点から入力トランジスタのベ
ースに向かって順方向となるように接続されたショット
キーダイオードから構成されている。
【００１５】
【作用】本発明の高入力インピーダンス回路によれば、
たとえば入力信号レベルと第１の電源レベルがほとんど
等しく、もしくは等しい場合、入力トランジスタのベー
スに供給される入力信号レベルが０Ｖから徐々に上昇す
ると、入力トランジスタのベース電圧が上昇し、そのエ
ミッタ側に電流が流れはじめる。入力トランジスタのエ
ミッタ電流は、入力トランジスタのコレクタより供給さ
れるため、入力トランジスタのコレクタは、たとえば第
１の回路を通して第１および第２のトランジスタのベー
ス電位を引き下げる。第２のトランジスタのコレクタ
は、第４のトランジスタのベース、コレクタ、および第
３のトランジスタのベースに接続されており、所定電流
を供給する。これにより、第３および第４のトランジス
タがオン状態となり、第２のトランジスタのコレクタに
所定の電流が流れる。第３のトランジスタのコレクタは
第１および第２のトランジスタのベースに接続されてい
るため、第２のトランジスタ、第４のトランジスタ、お
よび第３のトランジスタによってラッチ状態となり、回
路に定常的に電流が流れ続ける。
たとえば入力信号レベルと第１の電源レベルがほとんど
等しく、もしくは等しい場合、入力トランジスタのベー
スに供給される入力信号レベルが０Ｖから徐々に上昇す
ると、入力トランジスタのベース電圧が上昇し、そのエ
ミッタ側に電流が流れはじめる。入力トランジスタのエ
ミッタ電流は、入力トランジスタのコレクタより供給さ
れるため、入力トランジスタのコレクタは、たとえば第
１の回路を通して第１および第２のトランジスタのベー
ス電位を引き下げる。第２のトランジスタのコレクタ
は、第４のトランジスタのベース、コレクタ、および第
３のトランジスタのベースに接続されており、所定電流
を供給する。これにより、第３および第４のトランジス
タがオン状態となり、第２のトランジスタのコレクタに
所定の電流が流れる。第３のトランジスタのコレクタは
第１および第２のトランジスタのベースに接続されてい
るため、第２のトランジスタ、第４のトランジスタ、お
よび第３のトランジスタによってラッチ状態となり、回
路に定常的に電流が流れ続ける。
【００１６】ここで、第１および第２のトランジスタの
電流増幅率ｈfeが十分大きく、ベース電流が無視できる
と仮定すると、第３のトランジスタのコレクタ電流は、
第１のトランジスタのコレクタより第１の回路を通して
供給される。したがって、入力トランジスタのコレクタ
と第３のトランジスタのコレクタとの間には第１の回路
により所定の電位差が生じる。第１のトランジスタのコ
レクタは入力トランジスタのコレクタに接続されている
ことから、第１の回路による電圧上昇分により入力トラ
ンジスタのコレクタ・エミッタ間電圧ＶCEが大きくな
り、飽和状態から抜けて通常の動作をするようになる。
したがって、入力トランジスタの電流増幅率ｈfeが通常
通り大きくなり、ベース端子を高インピーダンスとな
り、ベース電流が小さくなる。
電流増幅率ｈfeが十分大きく、ベース電流が無視できる
と仮定すると、第３のトランジスタのコレクタ電流は、
第１のトランジスタのコレクタより第１の回路を通して
供給される。したがって、入力トランジスタのコレクタ
と第３のトランジスタのコレクタとの間には第１の回路
により所定の電位差が生じる。第１のトランジスタのコ
レクタは入力トランジスタのコレクタに接続されている
ことから、第１の回路による電圧上昇分により入力トラ
ンジスタのコレクタ・エミッタ間電圧ＶCEが大きくな
り、飽和状態から抜けて通常の動作をするようになる。
したがって、入力トランジスタの電流増幅率ｈfeが通常
通り大きくなり、ベース端子を高インピーダンスとな
り、ベース電流が小さくなる。
【００１７】
【実施例】図１は、本発明に入力信号処理回路の一実施
例を示す回路図であって、１．２５Ｖ出力レギュレータ
回路ＲＥＧｃの構成例を示す図である。図１において
は、従来例を示す図４と同一構成部分は同一符号をもっ
て表している。
例を示す回路図であって、１．２５Ｖ出力レギュレータ
回路ＲＥＧｃの構成例を示す図である。図１において
は、従来例を示す図４と同一構成部分は同一符号をもっ
て表している。
【００１８】すなわち、ＴVREFは入力端子、ＴAND はア
ノード端子、ＴCTD はカソード端子、ＢＧは１．２５Ｖ
バンドギャップ回路、ＱＮ１〜ＱＮ４はｎｐｎ型トラン
ジスタ、ＱＰ１はｐｎｐ型トランジスタ群、ＱＰ１ａ，
ＱＰ１ｂ，ＱＰ２，ＱＰ３はｐｎｐ型トランジスタ、Ｒ
２，Ｒ３，Ｒ４，Ｒ５は抵抗素子、ＤＳ１はショットキ
ーダイオードをそれぞれ示している。
ノード端子、ＴCTD はカソード端子、ＢＧは１．２５Ｖ
バンドギャップ回路、ＱＮ１〜ＱＮ４はｎｐｎ型トラン
ジスタ、ＱＰ１はｐｎｐ型トランジスタ群、ＱＰ１ａ，
ＱＰ１ｂ，ＱＰ２，ＱＰ３はｐｎｐ型トランジスタ、Ｒ
２，Ｒ３，Ｒ４，Ｒ５は抵抗素子、ＤＳ１はショットキ
ーダイオードをそれぞれ示している。
【００１９】入力トランジスタとしてのｎｐｎ型トラン
ジスタＱＮ１のベースが入力端子Ｔ VREF およびショット
キーダイオードＤＳ１のカソードに接続され、コレクタ
は並列的に設けられたトランジスタ群ＱＰ１のｐｎｐ型
トランジスタＱＰ１ａ，ＱＰ１ｂのコレクタおよび抵抗
素子Ｒ４の一端に接続されている。そして、トランジス
タＱＮ１のエミッタとアノード端子ＴAND との間に抵抗
素子Ｒ２，Ｒ３が直列に接続され、抵抗素子Ｒ２の両端
がバンドギャップ回路ＢＧの２入力端子にそれぞれ接続
されている。ｐｎｐ型トランジスタＱＰ１ａ，ＱＰ１
ｂ，ＱＰ２，ＱＰ３のエミッタおよびｎｐｎ型トランジ
スタＱＮ４のコレクタはカソード端子ＴCTD に接続さ
れ、トランジスタＱＰ１ａ，ＱＰ１ｂ，ＱＰ２，ＱＰ３
のベースは互いに接続されているとともに、抵抗素子Ｒ
４の他端およびｎｐｎ型トランジスタＱＮ２のコレクタ
に接続されている。ｎｐｎ型トランジスタＱＮ２のエミ
ッタは抵抗素子Ｒ５の一端に接続され、ベースはｎｐｎ
型トランジスタＱＮ３のベースおよびショットキーダイ
オードＤＳ１のアノードに接続され、ｎｐｎ型トランジ
スタＱＮ３のコレクタはそのベースおよびｐｎｐ型トラ
ンジスタＱＰ２のコレクタに接続されている。ｎｐｎ型
トランジスタＱＮ２とＱＮ３により疑似カレントミラー
回路が構成され、トランジスタＱＮ３，ＱＮ４のエミッ
タ、抵抗素子Ｒ５の他端、およびバンドギャップ回路Ｂ
Ｇの一端子がアノード端子ＴAND に接続されている。
ジスタＱＮ１のベースが入力端子Ｔ VREF およびショット
キーダイオードＤＳ１のカソードに接続され、コレクタ
は並列的に設けられたトランジスタ群ＱＰ１のｐｎｐ型
トランジスタＱＰ１ａ，ＱＰ１ｂのコレクタおよび抵抗
素子Ｒ４の一端に接続されている。そして、トランジス
タＱＮ１のエミッタとアノード端子ＴAND との間に抵抗
素子Ｒ２，Ｒ３が直列に接続され、抵抗素子Ｒ２の両端
がバンドギャップ回路ＢＧの２入力端子にそれぞれ接続
されている。ｐｎｐ型トランジスタＱＰ１ａ，ＱＰ１
ｂ，ＱＰ２，ＱＰ３のエミッタおよびｎｐｎ型トランジ
スタＱＮ４のコレクタはカソード端子ＴCTD に接続さ
れ、トランジスタＱＰ１ａ，ＱＰ１ｂ，ＱＰ２，ＱＰ３
のベースは互いに接続されているとともに、抵抗素子Ｒ
４の他端およびｎｐｎ型トランジスタＱＮ２のコレクタ
に接続されている。ｎｐｎ型トランジスタＱＮ２のエミ
ッタは抵抗素子Ｒ５の一端に接続され、ベースはｎｐｎ
型トランジスタＱＮ３のベースおよびショットキーダイ
オードＤＳ１のアノードに接続され、ｎｐｎ型トランジ
スタＱＮ３のコレクタはそのベースおよびｐｎｐ型トラ
ンジスタＱＰ２のコレクタに接続されている。ｎｐｎ型
トランジスタＱＮ２とＱＮ３により疑似カレントミラー
回路が構成され、トランジスタＱＮ３，ＱＮ４のエミッ
タ、抵抗素子Ｒ５の他端、およびバンドギャップ回路Ｂ
Ｇの一端子がアノード端子ＴAND に接続されている。
【００２０】また、カレントミラー回路を構成するｎｐ
ｎ型トランジスタＱＮ２とＱＮ３とのエミッタ比は、
Ｎ：１に設定され、ｐｎｐ型トランジスタ群ＱＰ１とｐ
ｎｐ型トランジスタＱＰ２のエミッタ比は、Ｍ：１、た
とえば２：１に設定されている。
ｎ型トランジスタＱＮ２とＱＮ３とのエミッタ比は、
Ｎ：１に設定され、ｐｎｐ型トランジスタ群ＱＰ１とｐ
ｎｐ型トランジスタＱＰ２のエミッタ比は、Ｍ：１、た
とえば２：１に設定されている。
【００２１】次に、上記構成による動作を説明する。図
１において、入力端子ＴVREFの電圧とカソード端子Ｔ
CTD の電圧がほとんど等しく、もしくは等しく出力電圧
であるカソード電圧が設定されている場合、入力端子Ｔ
VREFへの入力電圧ＶREF が０Ｖから徐々に上昇すると、
ｎｐｎ型トランジスタＱＮ１のベース電圧が上昇し、抵
抗素子Ｒ２，Ｒ３に電流Ｉ１が流れはじめる。トランジ
スタＱＮ１のエミッタ電流は、トランジスタＱＮ１のコ
レクタより供給されるため、トランジスタＱＮ１のコレ
クタは抵抗素子Ｒ４を通してｐｎｐ型トランジスタ群Ｑ
Ｐ１およびｐｎｐ型トランジスタＱＰ２，ＱＰ３のベー
ス電位を引き下げる。
１において、入力端子ＴVREFの電圧とカソード端子Ｔ
CTD の電圧がほとんど等しく、もしくは等しく出力電圧
であるカソード電圧が設定されている場合、入力端子Ｔ
VREFへの入力電圧ＶREF が０Ｖから徐々に上昇すると、
ｎｐｎ型トランジスタＱＮ１のベース電圧が上昇し、抵
抗素子Ｒ２，Ｒ３に電流Ｉ１が流れはじめる。トランジ
スタＱＮ１のエミッタ電流は、トランジスタＱＮ１のコ
レクタより供給されるため、トランジスタＱＮ１のコレ
クタは抵抗素子Ｒ４を通してｐｎｐ型トランジスタ群Ｑ
Ｐ１およびｐｎｐ型トランジスタＱＰ２，ＱＰ３のベー
ス電位を引き下げる。
【００２２】トランジスタＱＰ２のコレクタは、ｎｐｎ
型トランジスタＱＮ３のベース、コレクタ、およびトラ
ンジスタＱＮ２のベースに接続されており、電流Ｉ２を
供給する。これにより、トランジスタＱＮ２，ＱＮ３が
オン状態となり、トランジスタＱＮ２のコレクタに電流
Ｉ３が流れる。ここで、トランジスタＱＮ２とトランジ
スタＱＮ３のエミッタ比はＮ：１であり、トランジスタ
ＱＮ２のエミッタは抵抗素子Ｒ５を通じてアノード端子
ＴAND、すなわち接地ＧＮＤに接続されている。
型トランジスタＱＮ３のベース、コレクタ、およびトラ
ンジスタＱＮ２のベースに接続されており、電流Ｉ２を
供給する。これにより、トランジスタＱＮ２，ＱＮ３が
オン状態となり、トランジスタＱＮ２のコレクタに電流
Ｉ３が流れる。ここで、トランジスタＱＮ２とトランジ
スタＱＮ３のエミッタ比はＮ：１であり、トランジスタ
ＱＮ２のエミッタは抵抗素子Ｒ５を通じてアノード端子
ＴAND、すなわち接地ＧＮＤに接続されている。
【００２３】トランジスタＱＮ２のコレクタはトランジ
スタＱＰ１，ＱＰ２，ＱＰ３のベースに接続されている
ため、トランジスタＱＰ２，ＱＮ３，ＱＮ２によってラ
ッチ状態となり、回路に定常的に電流が流れ続ける。こ
のとき、トランジスタＱＰ３のコレクタからバンドギャ
ップ回路ＢＧへと電流が流れる。ここで、トランジスタ
ＱＰ１，ＱＰ２，ＱＰ３の電流増幅率ｈfeが十分大き
く、ベース電流が無視できると仮定すると、トランジス
タＱＮ２のコレクタ電流Ｉ３は、ｐｎｐ型トランジスタ
群ＱＰ１のトランジスタＱＰ１ａ，ＱＰ１ｂのコレクタ
より抵抗素子Ｒ４を通して供給される。したがって、抵
抗素子Ｒ４の両端の電圧をＶ４とすると、Ｖ４＝Ｉ３×
ＲＶ４（ＲＶ４は抵抗素子Ｒ４の抵抗値）の電位差が生
じる。
スタＱＰ１，ＱＰ２，ＱＰ３のベースに接続されている
ため、トランジスタＱＰ２，ＱＮ３，ＱＮ２によってラ
ッチ状態となり、回路に定常的に電流が流れ続ける。こ
のとき、トランジスタＱＰ３のコレクタからバンドギャ
ップ回路ＢＧへと電流が流れる。ここで、トランジスタ
ＱＰ１，ＱＰ２，ＱＰ３の電流増幅率ｈfeが十分大き
く、ベース電流が無視できると仮定すると、トランジス
タＱＮ２のコレクタ電流Ｉ３は、ｐｎｐ型トランジスタ
群ＱＰ１のトランジスタＱＰ１ａ，ＱＰ１ｂのコレクタ
より抵抗素子Ｒ４を通して供給される。したがって、抵
抗素子Ｒ４の両端の電圧をＶ４とすると、Ｖ４＝Ｉ３×
ＲＶ４（ＲＶ４は抵抗素子Ｒ４の抵抗値）の電位差が生
じる。
【００２４】トランジスタＱＰ１のコレクタはトランジ
スタＱＮ１のコレクタに接続され、電圧Ｖ４の上昇分に
よりトランジスタＱＮ１のコレクタ・エミッタ間電圧Ｖ
CEが大きくなり、飽和状態から抜けて通常の動作をする
ようになる。したがって、入力トランジスタＱＮ１の電
流増幅率ｈfeが通常通り大きくなり、ベース端子が高入
力インピーダンス状態となり、ベース電流Ｉｉが小さく
なる。
スタＱＮ１のコレクタに接続され、電圧Ｖ４の上昇分に
よりトランジスタＱＮ１のコレクタ・エミッタ間電圧Ｖ
CEが大きくなり、飽和状態から抜けて通常の動作をする
ようになる。したがって、入力トランジスタＱＮ１の電
流増幅率ｈfeが通常通り大きくなり、ベース端子が高入
力インピーダンス状態となり、ベース電流Ｉｉが小さく
なる。
【００２５】上述したように、トランジスタＱＰ１，Ｑ
Ｐ２のエミッタ比は２：１とし、トランジスタＱＰ２に
流れる電流をＩ２とし、カレントミラー回路を構成する
トランジスタＱＮ２，ＱＮ３のエミッタ比をＮ：１と
し、電流増幅率ｈfeがそれぞれ十分に大きいとすると、
トランジスタＱＮ３のベース・エミッタ間電圧ＶBEQN3
はトランジスタＱＮ３のＩS をＩSQN3とすると、次式で
表すことができる。 ＶBEQN3 ＝ＶT (ln)（Ｉ２／ＩSQN3） …（３）
Ｐ２のエミッタ比は２：１とし、トランジスタＱＰ２に
流れる電流をＩ２とし、カレントミラー回路を構成する
トランジスタＱＮ２，ＱＮ３のエミッタ比をＮ：１と
し、電流増幅率ｈfeがそれぞれ十分に大きいとすると、
トランジスタＱＮ３のベース・エミッタ間電圧ＶBEQN3
はトランジスタＱＮ３のＩS をＩSQN3とすると、次式で
表すことができる。 ＶBEQN3 ＝ＶT (ln)（Ｉ２／ＩSQN3） …（３）
【００２６】そして、トランジスタＱＮ２のコレクタ電
流Ｉ３は、次式で示すように、トランジスタＱＰ１のコ
レクタ電流ＩQP1 とトランジスタＱＮ１のコレクタ電流
ＩQN 1 の差となる。 Ｉ３＝ＩQP1 −ＩQN1 ＝２×Ｉ２−Ｉ１ …（４）
流Ｉ３は、次式で示すように、トランジスタＱＰ１のコ
レクタ電流ＩQP1 とトランジスタＱＮ１のコレクタ電流
ＩQN 1 の差となる。 Ｉ３＝ＩQP1 −ＩQN1 ＝２×Ｉ２−Ｉ１ …（４）
【００２７】このとき、トランジスタＱＮ２のベース・
エミッタ間電圧ＶBEは、トランジスタＱＮ２のＩS をＩ
SQN2とすると、次式で表すことができる。 ＶBEQN2 ＝ＶT (ln)（Ｉ３／ＩSQN2） …（５）
エミッタ間電圧ＶBEは、トランジスタＱＮ２のＩS をＩ
SQN2とすると、次式で表すことができる。 ＶBEQN2 ＝ＶT (ln)（Ｉ３／ＩSQN2） …（５）
【００２８】また、抵抗素子Ｒ５にかかる電圧をＶ５と
すると、トランジスタＱＮ２に流れる電流Ｉ３は次式で
与えられる。 Ｉ３＝（ＶBEQN3 −ＶBEQN2 ）／ＲＶ５ …（６） ここで、ＲＶ５は抵抗素子Ｒ５の抵抗値を表している。
すると、トランジスタＱＮ２に流れる電流Ｉ３は次式で
与えられる。 Ｉ３＝（ＶBEQN3 −ＶBEQN2 ）／ＲＶ５ …（６） ここで、ＲＶ５は抵抗素子Ｒ５の抵抗値を表している。
【００２９】この（６）式は、上述した（３）式および
（５）式より次式のよう書き替えることができる。 Ｉ３＝｛ＶT (ln)（Ｉ２／ＩSQN3）−ＶT (ln)（Ｉ３／ＩSQN2）｝／ＲＶ５ …（７）
（５）式より次式のよう書き替えることができる。 Ｉ３＝｛ＶT (ln)（Ｉ２／ＩSQN3）−ＶT (ln)（Ｉ３／ＩSQN2）｝／ＲＶ５ …（７）
【００３０】そして、上記（４）式およびトランジスタ
ＱＮ２，ＱＮ３のエミッタ比がＮ：１のため、トランジ
スタＱＮ２のＩS はトランジスタＱＮ３のＩS のＮ倍と
なり、トランジスタＱＮ２に流れる電流Ｉ３は次式のよ
うになる。 Ｉ３＝｛ＶT (ln)（I2／ＩSQN3）−ＶT (ln)((2 ×I2-I1)／ＩSQN2）｝／ＲＶ５ ＝（ＶT ／ＲＶ５）｛(ln)Ｉ２−(ln)(2×I2-I1)＋(ln)Ｎ｝ …（８）
ＱＮ２，ＱＮ３のエミッタ比がＮ：１のため、トランジ
スタＱＮ２のＩS はトランジスタＱＮ３のＩS のＮ倍と
なり、トランジスタＱＮ２に流れる電流Ｉ３は次式のよ
うになる。 Ｉ３＝｛ＶT (ln)（I2／ＩSQN3）−ＶT (ln)((2 ×I2-I1)／ＩSQN2）｝／ＲＶ５ ＝（ＶT ／ＲＶ５）｛(ln)Ｉ２−(ln)(2×I2-I1)＋(ln)Ｎ｝ …（８）
【００３１】ここで、便宜上、Ｉ１＝Ｉ２とすると、上
記（８）は次のようになる。 Ｉ３＝（ＶT ／ＲＶ５）(ln)Ｎ …（９） したがって、電圧Ｖ４は次のようになる。 Ｖ４＝ＲＶ４×Ｉ３＝（ＲＶ４／ＲＶ５）ＶT (ln)Ｎ …（１０）
記（８）は次のようになる。 Ｉ３＝（ＶT ／ＲＶ５）(ln)Ｎ …（９） したがって、電圧Ｖ４は次のようになる。 Ｖ４＝ＲＶ４×Ｉ３＝（ＲＶ４／ＲＶ５）ＶT (ln)Ｎ …（１０）
【００３２】電圧Ｖ４が約０．２Ｖ以上となるように抵
抗素子Ｒ４，Ｒ５の抵抗値ＲＶ４，ＲＶ５およびトラン
ジスタＱＮ２，ＱＮ３のエミッタ比Ｎを設定することに
より、入力トランジスタＱＮ１のコレクタ・エミッタ間
電圧ＶCEを大きくしてトランジスタＱＮ１の飽和状態を
防ぐことができる。これにより、入力トランジスタＱＮ
１は正常に動作する。
抗素子Ｒ４，Ｒ５の抵抗値ＲＶ４，ＲＶ５およびトラン
ジスタＱＮ２，ＱＮ３のエミッタ比Ｎを設定することに
より、入力トランジスタＱＮ１のコレクタ・エミッタ間
電圧ＶCEを大きくしてトランジスタＱＮ１の飽和状態を
防ぐことができる。これにより、入力トランジスタＱＮ
１は正常に動作する。
【００３３】図２は、入力トランジスタＱＮ１の飽和防
止対策をした図１の回路と対策をしていない従来回路と
して図５の実験回路においてＲｂを２０ｋΩとし、Ｒａ
を変化させた場合との出力電圧特性を示す図である。図
２に示すように、曲線Ｃで示す従来回路は、カソード電
圧が略１．３２Ｖ以下の低電圧領域でひずみが生じてい
るのに対して、曲線Ｐで示す図１の回路では、低電圧領
域であってもひずむことなくリニアな特性を維持してい
る。
止対策をした図１の回路と対策をしていない従来回路と
して図５の実験回路においてＲｂを２０ｋΩとし、Ｒａ
を変化させた場合との出力電圧特性を示す図である。図
２に示すように、曲線Ｃで示す従来回路は、カソード電
圧が略１．３２Ｖ以下の低電圧領域でひずみが生じてい
るのに対して、曲線Ｐで示す図１の回路では、低電圧領
域であってもひずむことなくリニアな特性を維持してい
る。
【００３４】また、入力端子ＴVREFとアノード端子Ｔ
AND とを短絡すると、入力端子ＴVREFに接続されるショ
ットキートランジスタＤＳ１により、トランジスタＱＮ
２，ＱＮ３のベース電圧を引き下げるため、回路はシャ
ットダウンモードとなり、電流が全く流れなくなる。
AND とを短絡すると、入力端子ＴVREFに接続されるショ
ットキートランジスタＤＳ１により、トランジスタＱＮ
２，ＱＮ３のベース電圧を引き下げるため、回路はシャ
ットダウンモードとなり、電流が全く流れなくなる。
【００３５】以上説明したように、本実施例によれば、
入力トランジスタＱＮ１が飽和状態となることを防ぐこ
とができ、入力トランジスタの通常の電流増幅率ｈfeを
得ることが可能で、入力トランジスタＱＮ１のベース端
子の入力インピーダンスを上げ、ベース電流を減らすこ
とができる。このため、出力電圧は、低出力電圧時で
も、通常の出力電圧と同様に正確に出力することができ
る。
入力トランジスタＱＮ１が飽和状態となることを防ぐこ
とができ、入力トランジスタの通常の電流増幅率ｈfeを
得ることが可能で、入力トランジスタＱＮ１のベース端
子の入力インピーダンスを上げ、ベース電流を減らすこ
とができる。このため、出力電圧は、低出力電圧時で
も、通常の出力電圧と同様に正確に出力することができ
る。
【００３６】なお、本実施例では、ｐｎｐ型トランジス
タＱＰ１，ＱＰ２のエミッタ比を２：１としたが、トラ
ンジスタＱＰ１のコレクタ電流がトランジスタＱＮ１の
コレクタ電流より大きい場合、常に動作する。したがっ
て、トランジスタのエミッタ比は常に２：１とは限らな
い。
タＱＰ１，ＱＰ２のエミッタ比を２：１としたが、トラ
ンジスタＱＰ１のコレクタ電流がトランジスタＱＮ１の
コレクタ電流より大きい場合、常に動作する。したがっ
て、トランジスタのエミッタ比は常に２：１とは限らな
い。
【００３７】また、本実施例では、３端子レギュレータ
を例に説明したが、これに限定されるものではなく、本
発明が、低電圧アンプの入力回路など、低電圧動作回路
に幅広く応用できることはいうまでもない。
を例に説明したが、これに限定されるものではなく、本
発明が、低電圧アンプの入力回路など、低電圧動作回路
に幅広く応用できることはいうまでもない。
【００３８】
【発明の効果】以上説明したように、本発明の高入力イ
ンピーダンス回路によれば、入力トランジスタが飽和状
態となることを防ぐことができ、入力トランジスタの通
常の電流増幅率ｈfeを得ることが可能で、入力トランジ
スタのベース端子の入力インピーダンスを上げ、ベース
電流を減らすことができる。このため、出力電圧は、低
出力電圧時でも、通常の出力電圧と同様に正確に出力す
ることができる。
ンピーダンス回路によれば、入力トランジスタが飽和状
態となることを防ぐことができ、入力トランジスタの通
常の電流増幅率ｈfeを得ることが可能で、入力トランジ
スタのベース端子の入力インピーダンスを上げ、ベース
電流を減らすことができる。このため、出力電圧は、低
出力電圧時でも、通常の出力電圧と同様に正確に出力す
ることができる。
【図１】本発明の高入力インピーダンス回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】入力トランジスタの飽和防止対策をした図１の
回路と対策をしていない従来回路の出力電圧特性を示す
図である。
回路と対策をしていない従来回路の出力電圧特性を示す
図である。
【図３】２．５Ｖ仕様の３端子レギュレータの構成例を
示す回路図である。
示す回路図である。
【図４】１．２５Ｖ仕様の３端子レギュレータの構成例
を示す回路図である。
を示す回路図である。
【図５】従来の課題を説明するための図である。
ＲＥＧｃ…３端子レギュレータ
ＴVREF…入力端子
ＴAND …アノード端子
ＴCTD …カソード端子
ＢＧ…バンドギャップ回路
ＱＮ１〜ＱＮ４…ｎｐｎ型トランジスタ
ＱＰ１…ｐｎｐ型トランジスタ群
ＱＰ１ａ，ＱＰ１ｂ，ＱＰ２，ＱＰ３…ｐｎｐ型トラン
ジスタ Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子 ＤＳ１…ショットキーダイオード
ジスタ Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗素子 ＤＳ１…ショットキーダイオード
Claims (8)
- 【請求項１】 ベースに入力信号が供給され、エミッタ
から入力信号レベルに応じた電流を出力する入力トラン
ジスタと、 エミッタが第１の電源に接続され、コレクタが上記入力
トランジスタのコレクタに接続された第１のトランジス
タと、 エミッタが第１の電源に接続され、ベースが上記第１の
トランジスタのベースに接続された第２のトランジスタ
と、 エミッタが第１の抵抗素子を介して第２の電源に接続さ
れ、コレクタが上記第１および第２のトランジスタのベ
ース同士の接続点に接続された第３のトランジスタと、 エミッタが第２の電源に接続され、ベースが上記第３の
トランジスタのベースに接続され、コレクタがそのベー
スおよび上記第２のトランジスタのコレクタに接続され
た第４のトランジスタと、 上記入力トランジスタのコレクタと上記第３のトランジ
スタのコレクタとの間に接続され、両コレクタ間を電気
的に接続するとともに、当該第３のトランジスタのコレ
クタに流れる電流に応じた電位差を発生させる第１の回
路とを有する高入力インピーダンス回路。 - 【請求項２】 上記第１の回路は上記両コレクタ間に接
続された第２の抵抗素子からなり、かつ、 上記第１のトランジスタと第２のトランジスタとのエミ
ッタ比がＭ：１に設定され、 上記第３のトランジスタと第４のトランジスタとのエミ
ッタ比がＮ：１に設定されている請求項１記載の高入力
インピーダンス回路。 - 【請求項３】 上記入力トランジスタのベース電位と上
記第２の電源電位が略等しい場合に、上記第３および第
４のベース電圧を引き下げる第２の回路を有する請求項
１または請求項２記載の高入力インピーダンス回路。 - 【請求項４】 上記第２の回路は、上記第３および第４
のトランジスタのベース同士の接続点と上記入力トラン
ジスタのベースとの間に、当該ベース同士の接続点から
入力トランジスタのベースに向かって順方向となるよう
に接続されたショットキーダイオードからなる請求項３
記載の高入力インピーダンス回路。 - 【請求項５】 第１及び第２の電源電圧をそれぞれ入力
する第１及び第２の電源端子と、 入力信号を入力する入力端子と、 上記入力信号を入力するように上記入力端子に接続され
たベースと上記入力信号のレベルに応答した第１の電流
を出力するエミッタとコレクタとを有する入力トランジ
スタと、 ベースと上記第１の電源端子に接続されたエミッタと上
記入力トランジスタのコレクタに接続されたコレクタと
を有し、上記第１の電源端子から上記入力トランジスタ
に第２の電流が流れるように作動する第１のトランジス
タと、 上記第１のトランジスタのコレクタに接続された第１の
端子と上記第１のトランジスタのベースに接続された第
２の端子とを有する第１の回路と、 上記第１の回路に接続され、回路をラッチ状態とするよ
うに作動する第２の回路と、 を有し、 上記第１の回路が上記第２の回路に応答して上記第１の
端子と上記第２の端子との間に電位差が生じるように作
動し、 上記第２の回路が上記ラッチ状態において上記第１の回
路に電位差が生じるようにして上記入力トランジスタの
飽和を防止する高入力インピーダンス回路。 - 【請求項６】 上記第１の回路が上記第１のトランジス
タのコレクタとベースとの間に接続された第１の抵抗素
子を有する請求項５記載の高入力インピーダンス回路。 - 【請求項７】 上記第２の回路が、上記第１の電源端子
に接続されたエミッタと上記第１のトランジスタのベー
スに接続されたベースとコレクタとを有する第２のトラ
ンジスタと、上記第１のトランジスタのベースに接続さ
れたコレクタと上記第２のトランジスタのコレクタに接
続されたベースとエミッタとを有する第３のトランジス
タと、上記第２のトランジスタのコレクタに接続された
コレクタと上記第３のトランジスタのベースに接続され
たベースと上記第２の電源端子に接続されたエミッタと
を有する第４のトランジスタと、上記第３のトランジス
タのエミッタと上記第２の電源端子との間に接続された
第２の抵抗素子とを有する請求項６記載の高入力インピ
ーダンス回路。 - 【請求項８】 上記入力端子に接続されたカソードと上
記第３のトランジスタのベースに接続されたアノードと
を有するショットキーダイオードを有する請求項７記載
の高入力インピーダンス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08690195A JP3526484B2 (ja) | 1995-04-12 | 1995-04-12 | 高入力インピーダンス回路 |
| US08/632,039 US5808503A (en) | 1995-04-12 | 1996-04-12 | Input signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08690195A JP3526484B2 (ja) | 1995-04-12 | 1995-04-12 | 高入力インピーダンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08286776A JPH08286776A (ja) | 1996-11-01 |
| JP3526484B2 true JP3526484B2 (ja) | 2004-05-17 |
Family
ID=13899745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08690195A Expired - Fee Related JP3526484B2 (ja) | 1995-04-12 | 1995-04-12 | 高入力インピーダンス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5808503A (ja) |
| JP (1) | JP3526484B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8139329B2 (en) * | 2007-08-03 | 2012-03-20 | Linear Technology Corporation | Over-voltage protection circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1154104A (en) * | 1980-09-26 | 1983-09-20 | Satwinder D.S. Malhi | Biasing arrangements for electronic circuits |
| IT1214616B (it) * | 1985-06-19 | 1990-01-18 | Ates Componenti Elettron | Circuito di commutazione, integrabile monoliticamente, ad elevato rendimento. |
| US5036218A (en) * | 1990-03-21 | 1991-07-30 | International Business Machines Corporation | Antisaturation circuit |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
-
1995
- 1995-04-12 JP JP08690195A patent/JP3526484B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-12 US US08/632,039 patent/US5808503A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08286776A (ja) | 1996-11-01 |
| US5808503A (en) | 1998-09-15 |
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