JP2830516B2 - 電流比較器 - Google Patents
電流比較器Info
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- JP2830516B2 JP2830516B2 JP17193691A JP17193691A JP2830516B2 JP 2830516 B2 JP2830516 B2 JP 2830516B2 JP 17193691 A JP17193691 A JP 17193691A JP 17193691 A JP17193691 A JP 17193691A JP 2830516 B2 JP2830516 B2 JP 2830516B2
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- JP
- Japan
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- transistor
- current
- input
- npn transistor
- input terminal
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Description
【０００１】
【産業上の利用分野】本発明は、ヒステリシス特性を有
する電流比較器に関するものである。
する電流比較器に関するものである。
【０００２】
【従来の技術】従来、この種の電流比較器は、図４に示
すような回路構成を有していた。すなわち図４におい
て、入力電流Ｉ1 およびＩ2 は、それぞれ電流−電圧変
換回路４１ａおよび電流−電圧変換回路４１ｂに入力さ
れ、それぞれ電圧Ｖ1 および電圧Ｖ2 に変換され、差動
増幅器４２に入力され、この差動増幅器４２の出力Ｖod
はコンパレータ４３の反転入力端子４４に入力され、基
準電圧ＶR と比較して出力ＶO を得る構成を有してい
た。
すような回路構成を有していた。すなわち図４におい
て、入力電流Ｉ1 およびＩ2 は、それぞれ電流−電圧変
換回路４１ａおよび電流−電圧変換回路４１ｂに入力さ
れ、それぞれ電圧Ｖ1 および電圧Ｖ2 に変換され、差動
増幅器４２に入力され、この差動増幅器４２の出力Ｖod
はコンパレータ４３の反転入力端子４４に入力され、基
準電圧ＶR と比較して出力ＶO を得る構成を有してい
た。
【０００３】また、抵抗４７はコンパレータ４３の非反
転入力端子４５と出力端子４６との間に接続され、抵抗
４８はコンパレータ４３の非反転入力端子４５と基準電
圧ＶR との間に接続され、全体としてヒステリシス特性
を有する電圧比較器を構成していた。
転入力端子４５と出力端子４６との間に接続され、抵抗
４８はコンパレータ４３の非反転入力端子４５と基準電
圧ＶR との間に接続され、全体としてヒステリシス特性
を有する電圧比較器を構成していた。
【０００４】さらに電流−電圧変換回路４１ａ，４１ｂ
には、一般に良く知られた図５に示すような回路構成が
用いられる。すなわち図５において、オペアンプ５１の
反転入力端子５３と出力端子５５との間に接続された抵
抗５２で入力電流Ｉは電圧に変換され、オペアンプ５１
の非反転入力端子５４には直流電圧ＶDCが印加され、出
力電圧Ｖ＝ＶDC−Ｉ×Ｒが得られる構成を有していた。
には、一般に良く知られた図５に示すような回路構成が
用いられる。すなわち図５において、オペアンプ５１の
反転入力端子５３と出力端子５５との間に接続された抵
抗５２で入力電流Ｉは電圧に変換され、オペアンプ５１
の非反転入力端子５４には直流電圧ＶDCが印加され、出
力電圧Ｖ＝ＶDC−Ｉ×Ｒが得られる構成を有していた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
電流比較器は、２つの入力電流を比較するためにまず電
流−電圧変換回路４１ａ，４１ｂにより電圧に変換した
後、差動増幅器４２により差動増幅し、しかる後、コン
パレータ４３を用いて基準電圧ＶR と比較しなければな
らず、回路が複雑で部品点数が多いため、消費電力が大
きく、ＩＣ化に不向きであるという問題があった。ま
た、抵抗５２を用いて電流−電圧変換を行っているた
め、入力電流が小さい場合には、高抵抗が必要となり、
また入力電流が大きい場合には低抵抗が必要となり、入
力電流の範囲が広い場合には、抵抗を切り換えなければ
ならないという問題があった。さらに温度や電流の変動
に対して安定であるためには、温度変動，電源変動のな
い基準電圧源が必要であるが、これらを同時に満足する
基準電圧源は高価であり、容易に得られないという問題
があった。
電流比較器は、２つの入力電流を比較するためにまず電
流−電圧変換回路４１ａ，４１ｂにより電圧に変換した
後、差動増幅器４２により差動増幅し、しかる後、コン
パレータ４３を用いて基準電圧ＶR と比較しなければな
らず、回路が複雑で部品点数が多いため、消費電力が大
きく、ＩＣ化に不向きであるという問題があった。ま
た、抵抗５２を用いて電流−電圧変換を行っているた
め、入力電流が小さい場合には、高抵抗が必要となり、
また入力電流が大きい場合には低抵抗が必要となり、入
力電流の範囲が広い場合には、抵抗を切り換えなければ
ならないという問題があった。さらに温度や電流の変動
に対して安定であるためには、温度変動，電源変動のな
い基準電圧源が必要であるが、これらを同時に満足する
基準電圧源は高価であり、容易に得られないという問題
があった。
【０００６】したがって本発明は、このような従来の問
題に鑑みてなされたものであり、その目的は、消費電力
が小さく、ＩＣ化も容易で入力電流範囲が広く、温度変
動，電源変動に対して安定な電流比較器を提供すること
にある。
題に鑑みてなされたものであり、その目的は、消費電力
が小さく、ＩＣ化も容易で入力電流範囲が広く、温度変
動，電源変動に対して安定な電流比較器を提供すること
にある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明による電流比較器は、コレクタとベース
とが接続され、エミッタが接地された第１のトランジス
タと、ベースが第１のトランジスタのベースに接続さ
れ、エミッタが接地された第２のトランジスタと、コレ
クタとベースとが接続され、エミッタが接地された第３
のトランジスタと、ベースが第３のトランジスタのベー
スに接続され、エミッタが接地された第４のトランジス
タと、第１のトランジスタのコレクタと第４のトランジ
スタのコレクタとが接続された第１の入力端子と、第２
のトランジスタのコレクタと第３のトランジスタのコレ
クタとが接続された第２の入力端子と、第１の入力端，
第２の入力端および出力端を有し、第１の入力端が第１
の入力端子に接続され、第２の入力端が第２の入力端子
に接続され、出力端が出力端子に接続された出力回路と
を備え、第２のトランジスタのエミッタ領域の面積と第
１のトランジスタのエミッタ領域の面積との比と、第４
のトランジスタのエミッタ領域の面積と第３のトランジ
スタのエミッタ領域との比とは、それぞれ１より大きい
値を有する構成としたものである。
るために本発明による電流比較器は、コレクタとベース
とが接続され、エミッタが接地された第１のトランジス
タと、ベースが第１のトランジスタのベースに接続さ
れ、エミッタが接地された第２のトランジスタと、コレ
クタとベースとが接続され、エミッタが接地された第３
のトランジスタと、ベースが第３のトランジスタのベー
スに接続され、エミッタが接地された第４のトランジス
タと、第１のトランジスタのコレクタと第４のトランジ
スタのコレクタとが接続された第１の入力端子と、第２
のトランジスタのコレクタと第３のトランジスタのコレ
クタとが接続された第２の入力端子と、第１の入力端，
第２の入力端および出力端を有し、第１の入力端が第１
の入力端子に接続され、第２の入力端が第２の入力端子
に接続され、出力端が出力端子に接続された出力回路と
を備え、第２のトランジスタのエミッタ領域の面積と第
１のトランジスタのエミッタ領域の面積との比と、第４
のトランジスタのエミッタ領域の面積と第３のトランジ
スタのエミッタ領域との比とは、それぞれ１より大きい
値を有する構成としたものである。
【０００８】
【作用】本発明においては、電流比較器をダイオード接
続されたトランジスタとベース共通のトランジスタとで
構成される２組みのカレントミラ−回路と、出力回路と
で構成しているので、回路構成が簡単で構成要素も少な
くなく、ＩＣ化が容易なため、消費電力が大きく、ＩＣ
化に不向きであるという問題が解消する。また、ＩＣ内
では素子間の整合性が極めて良いことから入出力特性の
閾値やヒステリシス幅がトランジスタのエミッタ領域の
面積比のみで決定されるので、温度変化がなく、さらに
カレントミラ−回路の特性は接地を基準に得られるの
で、電源変動の影響を受けず、温度変動，電源変動に対
して安定なものが容易に得られないという問題が解消す
る。また、カレントミラ−回路は一般に６桁以上の広い
電流範囲で安定して動作することが知られており、入力
電流範囲が広くなると、抵抗を切り換えなくてはならな
い不都合が解消する。
続されたトランジスタとベース共通のトランジスタとで
構成される２組みのカレントミラ−回路と、出力回路と
で構成しているので、回路構成が簡単で構成要素も少な
くなく、ＩＣ化が容易なため、消費電力が大きく、ＩＣ
化に不向きであるという問題が解消する。また、ＩＣ内
では素子間の整合性が極めて良いことから入出力特性の
閾値やヒステリシス幅がトランジスタのエミッタ領域の
面積比のみで決定されるので、温度変化がなく、さらに
カレントミラ−回路の特性は接地を基準に得られるの
で、電源変動の影響を受けず、温度変動，電源変動に対
して安定なものが容易に得られないという問題が解消す
る。また、カレントミラ−回路は一般に６桁以上の広い
電流範囲で安定して動作することが知られており、入力
電流範囲が広くなると、抵抗を切り換えなくてはならな
い不都合が解消する。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明による電流比較器の一実施例に
よる回路構成を示す図である。同図において、コレクタ
とベースとを接続し、エミッタを接地したＮＰＮトラン
ジスタ１１と、このＮＰＮトランジスタ１１のベースと
ベースを接続したＮＰＮトランジスタ１２と、コレクタ
とベースとＮＰＮトランジスタ１２のコレクタを接続し
エミッタを接地したＮＰＮトランジスタ１３と、コレク
タとＮＰＮトランジスタ１１のコレクタを接続しベース
をＮＰＮトランジスタ１３のベースと接続しエミッタを
接地したＮＰＮトランジスタ１４と、出力回路１７とを
有し、ＮＰＮトランジスタ１１のコレクタが入力端子１
５と出力回路１７の入力端子１８とに接続され、ＮＰＮ
トランジスタ１３のコレクタが入力端子１６と出力回路
１７の入力端子１９に接続され、ＮＰＮトランジスタ１
２のエミッタ領域の面積とＮＰＮトランジスタ１１のエ
ミッタ領域の面積との比と、ＮＰＮトランジスタ１４の
エミッタ領域の面積とＮＰＮトランジスタ１３のエミッ
タ領域の面積との比とは、それぞれ１より大きい値を有
する構成となっている。
説明する。図１は本発明による電流比較器の一実施例に
よる回路構成を示す図である。同図において、コレクタ
とベースとを接続し、エミッタを接地したＮＰＮトラン
ジスタ１１と、このＮＰＮトランジスタ１１のベースと
ベースを接続したＮＰＮトランジスタ１２と、コレクタ
とベースとＮＰＮトランジスタ１２のコレクタを接続し
エミッタを接地したＮＰＮトランジスタ１３と、コレク
タとＮＰＮトランジスタ１１のコレクタを接続しベース
をＮＰＮトランジスタ１３のベースと接続しエミッタを
接地したＮＰＮトランジスタ１４と、出力回路１７とを
有し、ＮＰＮトランジスタ１１のコレクタが入力端子１
５と出力回路１７の入力端子１８とに接続され、ＮＰＮ
トランジスタ１３のコレクタが入力端子１６と出力回路
１７の入力端子１９に接続され、ＮＰＮトランジスタ１
２のエミッタ領域の面積とＮＰＮトランジスタ１１のエ
ミッタ領域の面積との比と、ＮＰＮトランジスタ１４の
エミッタ領域の面積とＮＰＮトランジスタ１３のエミッ
タ領域の面積との比とは、それぞれ１より大きい値を有
する構成となっている。
【００１０】このように構成された電流比較器におい
て、ＮＰＮトランジスタ１２とＮＰＮトランジスタ１１
とのエミッタ領域の面積比をｎ2／ｎ1（＞１），ＮＰＮ
トランジスタ１４とＮＰＮトランジスタ１３とのエミッ
タ領域の面積比をｎ4／ｎ3（＞１）とする。
て、ＮＰＮトランジスタ１２とＮＰＮトランジスタ１１
とのエミッタ領域の面積比をｎ2／ｎ1（＞１），ＮＰＮ
トランジスタ１４とＮＰＮトランジスタ１３とのエミッ
タ領域の面積比をｎ4／ｎ3（＞１）とする。
【００１１】まず、入力電流Ｉ1 が入力電流Ｉ2 より
大きい、すなわちＩ1 ＞Ｉ2 の場合を考える。このと
き、ＮＰＮトランジスタ１１がオンし、ＮＰＮトランジ
スタ１１とベース共通でカレントミラ−回路を構成して
いるＮＰＮトランジスタ１２は、（ｎ2／ｎ1）×Ｉ1 な
る電流を流そうとするが、Ｉ1＞Ｉ2 なので、ΔＩ2＝
（ｎ2／ｎ1）×Ｉ1−Ｉ2 なる電流不足分ΔＩ2 を出力
回路１７から取り出そうとするので、ΔＩ2 なる電流が
生ずる。また、ＮＰＮトランジスタ１３とＮＰＮトラン
ジスタ１４とは、共にオフであり、ΔＩ1＝０である。
大きい、すなわちＩ1 ＞Ｉ2 の場合を考える。このと
き、ＮＰＮトランジスタ１１がオンし、ＮＰＮトランジ
スタ１１とベース共通でカレントミラ−回路を構成して
いるＮＰＮトランジスタ１２は、（ｎ2／ｎ1）×Ｉ1 な
る電流を流そうとするが、Ｉ1＞Ｉ2 なので、ΔＩ2＝
（ｎ2／ｎ1）×Ｉ1−Ｉ2 なる電流不足分ΔＩ2 を出力
回路１７から取り出そうとするので、ΔＩ2 なる電流が
生ずる。また、ＮＰＮトランジスタ１３とＮＰＮトラン
ジスタ１４とは、共にオフであり、ΔＩ1＝０である。
【００１２】次に入力電流Ｉ1 が入力電流Ｉ2 より小
さい、すなわちＩ1＜Ｉ2 の場合を考える。このとき
は、前述したの場合と逆にＮＰＮトランジスタ１１お
よびＮＰＮトランジスタ１２はオフ，ＮＰＮトランジス
タ１３およびＮＰＮトランジスタ１４はオンとなる。Ｎ
ＰＮトランジスタ１４は、（ｎ4／ｎ3）×Ｉ2 なる電流
を流そうとするが、Ｉ1＜Ｉ2 なので、ΔＩ1＝（ｎ4／
ｎ3）×Ｉ2−Ｉ1なる電流不足分ΔＩ1を出力回路１７か
ら取り出そうとするので、ΔＩ1なる電流が生ずる。ま
た、ΔＩ2＝０となる。
さい、すなわちＩ1＜Ｉ2 の場合を考える。このとき
は、前述したの場合と逆にＮＰＮトランジスタ１１お
よびＮＰＮトランジスタ１２はオフ，ＮＰＮトランジス
タ１３およびＮＰＮトランジスタ１４はオンとなる。Ｎ
ＰＮトランジスタ１４は、（ｎ4／ｎ3）×Ｉ2 なる電流
を流そうとするが、Ｉ1＜Ｉ2 なので、ΔＩ1＝（ｎ4／
ｎ3）×Ｉ2−Ｉ1なる電流不足分ΔＩ1を出力回路１７か
ら取り出そうとするので、ΔＩ1なる電流が生ずる。ま
た、ΔＩ2＝０となる。
【００１３】次に前述した→および→の各遷移
領域を考える。の状態から入力電流Ｉ1 が減少し、Ｉ
1＝（ｎ1／ｎ2）×Ｉ2なる電流値を下回ると、ＮＰＮト
ランジスタ１３がオン→ＮＰＮトランジスタ１４がオン
→ＮＰＮトランジスタ１１がオフ→ＮＰＮトランジスタ
１２がオフとなり、の状態となる。→の場合、入
力電流Ｉ1 が増加し、Ｉ1＝（ｎ4／ｎ3）×Ｉ2なる電流
値を上回ると、ＮＰＮトランジスタ１１がオン→ＮＰＮ
トランジスタ１２がオン→ＮＰＮトランジスタ１３がオ
フ→ＮＰＮトランジスタ１４がオフとなり、の状態と
なる。出力回路１７は、ΔＩ1およびΔＩ2を検出できれ
ばよいので、例えば図２のような回路構成で容易に実現
できる。
領域を考える。の状態から入力電流Ｉ1 が減少し、Ｉ
1＝（ｎ1／ｎ2）×Ｉ2なる電流値を下回ると、ＮＰＮト
ランジスタ１３がオン→ＮＰＮトランジスタ１４がオン
→ＮＰＮトランジスタ１１がオフ→ＮＰＮトランジスタ
１２がオフとなり、の状態となる。→の場合、入
力電流Ｉ1 が増加し、Ｉ1＝（ｎ4／ｎ3）×Ｉ2なる電流
値を上回ると、ＮＰＮトランジスタ１１がオン→ＮＰＮ
トランジスタ１２がオン→ＮＰＮトランジスタ１３がオ
フ→ＮＰＮトランジスタ１４がオフとなり、の状態と
なる。出力回路１７は、ΔＩ1およびΔＩ2を検出できれ
ばよいので、例えば図２のような回路構成で容易に実現
できる。
【００１４】図２において、ＰＮＰトランジスタ２１，
２２と定電流源２３，２４，２５は良く知られた差動入
力段を構成しており、入力電流ΔＩ1と入力電流ΔＩ2と
の差をＮＰＮトランジスタ２６と負荷である定電流源２
７とで電圧に変換し、出力ＶO を得る構成となってい
る。の場合、ΔＩ2＞０，ΔＩ1＝０であるから、ＰＮ
Ｐトランジスタ２１がオン、したがってＰＮＰトランジ
スタ２２，ＮＰＮトランジスタ２６がオフし、出力ＶO
は電源電圧近くまで上がり、「Ｈ」レベルとなる。の
状態の場合は逆にΔＩ1＞０，ΔＩ2＝０となるので、Ｐ
ＮＰトランジスタ２１がオフ、したがってＰＮＰトラン
ジスタ２２，ＮＰＮトランジスタ２６がオンし、出力Ｖ
O は接地電位まで下がり、「Ｌ」レベルとなる。
２２と定電流源２３，２４，２５は良く知られた差動入
力段を構成しており、入力電流ΔＩ1と入力電流ΔＩ2と
の差をＮＰＮトランジスタ２６と負荷である定電流源２
７とで電圧に変換し、出力ＶO を得る構成となってい
る。の場合、ΔＩ2＞０，ΔＩ1＝０であるから、ＰＮ
Ｐトランジスタ２１がオン、したがってＰＮＰトランジ
スタ２２，ＮＰＮトランジスタ２６がオフし、出力ＶO
は電源電圧近くまで上がり、「Ｈ」レベルとなる。の
状態の場合は逆にΔＩ1＞０，ΔＩ2＝０となるので、Ｐ
ＮＰトランジスタ２１がオフ、したがってＰＮＰトラン
ジスタ２２，ＮＰＮトランジスタ２６がオンし、出力Ｖ
O は接地電位まで下がり、「Ｌ」レベルとなる。
【００１５】図３は入力電流Ｉ2 を一定とし、入力電流
Ｉ1を変化させたときの入出力特性を示したものであ
る。同図から明らかなように入力電流Ｉ1が増加して行
くときの閾値３１は（ｎ4／ｎ3）×Ｉ2であり、入力電
流Ｉ1が減少して行くときの閾値３２は（ｎ1／ｎ2）×
Ｉ2となり、ヒステリシス幅（（ｎ4／ｎ3）−（ｎ1／ｎ
2））×Ｉ2なるヒステリシス特性を有する。
Ｉ1を変化させたときの入出力特性を示したものであ
る。同図から明らかなように入力電流Ｉ1が増加して行
くときの閾値３１は（ｎ4／ｎ3）×Ｉ2であり、入力電
流Ｉ1が減少して行くときの閾値３２は（ｎ1／ｎ2）×
Ｉ2となり、ヒステリシス幅（（ｎ4／ｎ3）−（ｎ1／ｎ
2））×Ｉ2なるヒステリシス特性を有する。
【００１６】なお、前述した実施例においては、４つの
ＮＰＮトランジスタを用いた場合について説明したが、
本発明はこれに限定されるものではなく、ＰＮＰトラン
ジスタで置き換えられるので、入力電流は流れ込む場合
ばかりではなく、流れ出すような場合にも適用できるこ
とは勿論である。
ＮＰＮトランジスタを用いた場合について説明したが、
本発明はこれに限定されるものではなく、ＰＮＰトラン
ジスタで置き換えられるので、入力電流は流れ込む場合
ばかりではなく、流れ出すような場合にも適用できるこ
とは勿論である。
【００１７】
【発明の効果】以上説明したように本発明によれば、回
路構成が簡単で部品点数も少ないので、消費電力が小さ
く、容易にＩＣ化できるという極めて優れた効果が得ら
れる。また、回路が素子間の整合性を利用するカレント
ミラ−回路を基本構成要素としているので、温度変動，
電源変動に対して安定で入力電流範囲も広くなるという
極めて優れた効果が得られる。
路構成が簡単で部品点数も少ないので、消費電力が小さ
く、容易にＩＣ化できるという極めて優れた効果が得ら
れる。また、回路が素子間の整合性を利用するカレント
ミラ−回路を基本構成要素としているので、温度変動，
電源変動に対して安定で入力電流範囲も広くなるという
極めて優れた効果が得られる。
【図１】 本発明による電流比較器の一実施例による回
路構成を示す回路図である。
路構成を示す回路図である。
【図２】 図１の出力回路の回路構成を示す回路図であ
る。
る。
【図３】 本発明による電流比較器の実施例の入出力特
性を示す図である。
性を示す図である。
【図４】 従来の電流比較器の回路構成を示す回路図で
ある。
ある。
【図５】 従来の電流比較器の電流−電圧変換回路の回
路構成を示す回路図である。
路構成を示す回路図である。
１１ ＮＰＮトランジスタ １２ ＮＰＮトランジスタ １３ ＮＰＮトランジスタ １４ ＮＰＮトランジスタ １５ 入力端子 １６ 入力端子 １７ 出力回路 １８ 出力回路１７の入力端子 １９ 出力回路１７の入力端子 ２０ 出力端子 ３１ 閾値 ３２ 閾値
Claims (1)
- 【請求項１】 コレクタとベースとが接続され、エミッ
タが接地された第１のトランジスタと、ベースが前記第
１のトランジスタのベースに接続され、エミッタが接地
された第２のトランジスタと、コレクタとベースとが接
続され、エミッタが接地された第３のトランジスタと、
ベースが前記第３のトランジスタのベースに接続され、
エミッタが接地された第４のトランジスタと、前記第１
のトランジスタのコレクタと前記第４のトランジスタの
コレクタとが接続された第１の入力端子と、前記第２の
トランジスタのコレクタと前記第３のトランジスタのコ
レクタとが接続された第２の入力端子と、第１の入力
端，第２の入力端および出力端を有し、前記第１の入力
端が前記第１の入力端子に接続され、前記第２の入力端
が前記第２の入力端子に接続され、前記出力端が出力端
子に接続された出力回路とを備え、前記第２のトランジ
スタのエミッタ領域の面積と第１のトランジスタのエミ
ッタ領域の面積との比と、第４のトランジスタのエミッ
タ領域の面積と第３のトランジスタのエミッタ領域との
比とは、それぞれ１より大きいことを特徴とする電流比
較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17193691A JP2830516B2 (ja) | 1991-06-18 | 1991-06-18 | 電流比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17193691A JP2830516B2 (ja) | 1991-06-18 | 1991-06-18 | 電流比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369483A JPH04369483A (ja) | 1992-12-22 |
| JP2830516B2 true JP2830516B2 (ja) | 1998-12-02 |
Family
ID=15932575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17193691A Expired - Lifetime JP2830516B2 (ja) | 1991-06-18 | 1991-06-18 | 電流比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830516B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859094B2 (ja) * | 2005-08-09 | 2012-01-18 | 株式会社リコー | 電気装置 |
-
1991
- 1991-06-18 JP JP17193691A patent/JP2830516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04369483A (ja) | 1992-12-22 |
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Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20100925 |
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