JP4397066B2 - ラッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル回路に係り、特にＭＯＳトランジスタを用いるラッチ回路に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のＭＯＳトランジスタにおいては、図１４の曲線ＬＡで示すように、チャネル長またはゲート長が短くなるとそのしきい値電圧Vthが低下する現象があり、この現象はショートチャネル効果と称されている。ショートチャネル効果が顕著になると、いわゆるパンチスルーを起こして、ソース・ドレイン間の電流をゲート電圧で制御できなくなる。ＭＯＳトランジスタとして正常に機能するには、ショートチャネル効果やパンチスルーを防ぐ必要がある。
【０００３】
従来より、ショートチャネル効果を抑制するために種々の技術が開発ないし提案されている。たとえば、０．２１μｍのゲート長をデザインルールとする最近のプロセステクノロジーでは、図１５に示すように、ＬＤＤ（Lightly Doped Drain）構造を採用し、かつドレインおよびソース領域のそれぞれのチャネル側端部の低濃度拡散領域（Ｎ-）の下に逆導電型の低濃度拡散領域（Ｐ-）を所定の斜め入射角θでの不純物イオンの打ち込みにより形成することで、ドレインおよびソース領域からの空乏層の張り出しを効果的に抑制して、図１４の曲線ＬＢで示すように、デザインルールの最小ゲート長寸法（０．２１μｍ）付近でそのしきい値電圧Vthを極大化させるようなプロファイルを実現し、いわゆる逆ショートチャネル効果を得るようにしている。
【０００４】
なお、図１５はＮチャネルＭＯＳトランジスタの例を示しているが、ＰチャネルＭＯＳトランジスタでも同様の技法を適用できる。また、図１４の特性曲線ＬＡ，ＬＢは、ＮチャネルＭＯＳトランジスタについてシミュレーションおよび実測により得られたものである。ＰチャネルＭＯＳトランジスタでも、同様の特性曲線が得られるが、逆ショートチャネル効果（ＬＢ）におけるVthの上昇率は幾らか小さく（低く）なる。
【０００５】
図１６に、上記のような逆ショートチャネル効果型のＭＯＳトランジスタを有する従来のＣＭＯＳ型レシオ回路の一例を示す。このレシオ回路では、一方のＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路２００のＮチャネルＭＯＳトランジスタ２０２が駆動素子を構成し、他方のＣＭＯＳ回路２０４のＰチャネルＭＯＳトランジスタ２０６が負荷素子を構成する。これら駆動側のＮチャネルＭＯＳトランジスタ２０２および負荷側のＰチャネルＭＯＳトランジスタ２０６のそれぞれのドレイン端子は、ＮチャネルＭＯＳトランジスタからなるトランスファゲート２０８を介して互いに電気的に接続されている。通常、両トランジスタ２０２，２０６間のノード２１０は、このレシオ回路の出力端子として他の回路（図示せず）に接続される。
【０００６】
いま、駆動側および負荷側の両ＭＯＳトランジスタ２０２，２０６が共にオンになっている状態の下で、トランスファゲート２０８をオンにする。そうすると、電源電圧Ｖddの電源端子→負荷側のＰチャネルＭＯＳトランジスタ２０６→トランスファゲート２０８→駆動側のＮチャネルＭＯＳトランジスタ２０２→グランド端子の経路で電流ｉが流れる。
【０００７】
このレシオ回路では、駆動側ＭＯＳトランジスタ２０２のコンダクタンスを負荷側ＭＯＳトランジスタ２０６のそれよりも大きな値に設定している。これにより、上記のように両者がオン状態で電気的に衝突したときは、ノード２１０にはＭＯＳトランジスタ２０２側の基準電圧（グランド電位）寄りの出力電圧が得られるようにしている。
【０００８】
図１７に、両ＭＯＳトランジスタ２０２，２０６のレイアウトを示す。駆動側のＭＯＳトランジスタ２０２では、動作速度を最大限に上げるためゲート長Ｌiをデザインルールの最小ゲート長寸法（たとえば０．２１μｍ）に設定し、電流容量を大きくするためチャネル幅Ｗiを比較的大きな寸法（たとえば０．９１μｍ）に選んでいる。一方、負荷側のＭＯＳトランジスタ２０６では、オン抵抗の高い（コンダクタンスの低い）負荷機能を得るようにゲート長Ｌjを最小ゲート長寸法よりも格段に大きな寸法（たとえば０．３５μｍ）に設定している。また、チャネル幅Ｗjを駆動側よりも小さな寸法（たとえば０．５６μｍ）に選んでいる。
【０００９】
このように、駆動側のＭＯＳトランジスタ２０２は、デザインルールの最小ゲート長寸法のゲート長Ｌiを有することにより、逆ショートチャネル効果による高いしきい値電圧Ｖthで動作する。一方、負荷側ＭＯＳトランジスタ２０６は、デザインルールの最小ゲート長寸法よりもかなり大きなゲート長Ｌjを有するため、逆ショートチャネル効果の影響を受けることなく（ショートチャネル効果の影響も受けることなく）比較的低いしきい値電圧Ｖthで動作する。
【００１０】
【発明が解決しようとする課題】
近年、半導体集積回路の高集積化または高密度化に伴い、消費電力の節減の面から各種電子機器において低電源電圧下での動作が求められている。特に、バッテリ駆動式の携帯型電子機器等では、電源電圧１ボルト以下での動作保証の要求が高まっている。
【００１１】
本発明者等がレシオ回路の性能動作について様々な評価を行ったところ、従来の設計手法では逆ショートチャネル効果の影響で０．９５ボルト付近に動作限界があることが判明した。しかし、定格電圧をたとえば１．０ボルトとした場合、それよりも少し余裕（マージン）をみて、たとえば１０％低い０．９０ボルトまでの動作保証を求められるから、動作限界値が０．９５ボルト付近では不充分である。
【００１２】
しかも、ＭＯＳトランジスタのしきい値電圧Vthは温度が低くなると上昇するため、低温時には逆ショートチャネル効果の影響が一層強まり、動作限界値がさらに高い方へシフトするおそれがある。
【００１３】
図１８、図１９および図２０に、チャネル幅Ｗを０．２１μｍ（一定）、ゲート長Ｌを０．２１μｍ、０．３５μｍ（２種類）に選んでＭＯＳトランジスタを設計した場合のＳＰＩＣＥシミュレーションで得られる「ＷＥＡＫ」、「ＮＯＭＩＮＡＬ」、「ＳＴＲＯＮＧ」の３つのモデルにおける周囲温度−４０゜ＣでのＩD−VGS特性をそれぞれ示す。たとえば図１８に示すように、各特性曲線のリニア領域と重なる直線を引いて電圧軸と交わる点の電圧値で当該特性曲線に対応するしきい値電圧Ｖthを近似することができる。
【００１４】
プロセスの変動により素子の特性にはある程度のばらつきがある。本例において、ＷＥＡＫモデルは、そのようなばらつきの中でも、相対的にしきい値電圧Vthが高くて電流駆動能力の小さい（弱い）特性を有しているものである。逆に、ＳＴＲＯＮＧモデルは、相対的にしきい値電圧Vthが低くて電流駆動能力の大きい（強い）特性を有しているものである。ＮＯＭＩＮＡＬモデルは、中間の特性を有しているものである。なお、通常の汎用製品のＴa仕様は０〜７０゜Ｃであるが、通信用ＩＣでは−４０〜８５゜Ｃであり、−４０゜Ｃが動作保証上最も厳しい温度条件といえる。
【００１５】
これらの図１８、図１９および図２０からわかるように、電源電圧（ゲート・ソース電圧ＶGSにほぼ相当）が０．９ボルト近辺まで低くなると、ゲート長０．２１μｍのＭＯＳトランジスタにおいては、逆ショートチャネル効果によって高められたしきい値電圧Ｖthがこの電源電圧付近にあるため、サブスレショルド領域で動作するようになる。このサブスレショルド領域では、Ｓファクタが約８０ｍボルト／ｄｅｃで与えられるため、０．０８ボルトの電圧低下でもリーク電流が一桁下がってしまう。したがって、本来の駆動電流ではなくサブスレショルド電流で動作が律則される。
【００１６】
一方、０．９ボルト近辺の低電源電圧でも、ゲート長０．３５μｍのＭＯＳトランジスタにおいては、逆ショートチャネル効果の影響がなく（ショートチャネル効果の影響もなく）、しきい値電圧Ｖthが比較的低いため（約０．７６ボルト）、実質的にリニア領域での動作を維持できる。
【００１７】
したがって、従来のレシオ回路では、サブスレショルド領域で動作する駆動側ＭＯＳトランジスタ２０２とリニア領域で動作する負荷側ＭＯＳトランジスタ２０６とが電気的に衝突することになり、所期の動作つまり両者間のノード２１０の電位が駆動側の基準電位側に寄るという図式が保証されない。つまり、コンダクタンスまたはオン抵抗の比に基づいて動作を決めるという設計手法がもはや成り立たなくなっている。
【００１８】
上記のような問題に対しては、低電源電圧下での駆動側ＭＯＳトランジスタ２０２の電流駆動能力を高めるべく、そのチャネル幅Ｗを一層増加させることも考えられる。しかし、上記のようなＳファクタでの電流駆動能力の低下を補償するとなると、チャネル幅Ｗはレイアウト上非現実的な大きさとなってしまう。
【００１９】
また、現状では、１ボルト以下の低電源電圧と、たとえば１．８ボルトの通常電源電圧とが併用される仕様になっている。したがって、低電源電圧での動作保証だけで済むものではなく通常電源電圧における性能動作を低下させるわけにはいかない。しかるに、駆動側ＭＯＳトランジスタ２０２においてチャネル幅Ｗを大幅に増大させたならば、ゲート容量の増大を来し、通常電源電圧動作時の性能（消費電力、スピード等）が劣化してしまう。
【００２０】
また、設計データベースやセルライブリの面でも、通常電圧動作用と低電圧動作用の２種類を用意してそれぞれ使い分けることは不便である。
【００２１】
本発明は、かかる従来技術の問題点を解決するものであり、低電源電圧での動作保証を向上させるラッチ回路を提供することを目的とする。
【００２２】
本発明の別の目的は、逆ショートチャネル効果を積極的に利用して、低電源電圧下（サブスレショルド領域）での安定動作を保証するようにしたラッチ回路を提供することにある。
【００２３】
本発明の他の目的は、１ボルト以下の電圧を含む広範囲の電源電圧にわたって安定動作を保証するようにしたラッチ回路を提供することにある。
【００２４】
本発明の他の目的は、回路面積の増大を必要最小限に抑えて低電源電圧下での安定動作を保証するようにしたラッチ回路を提供することにある。
【００３０】
【課題を解決するための手段】
本発明の第１の観点におけるラッチ回路は、単一のチャネルを有し、ソース端子が第１の電位を与える第１の基準電圧端子に接続されている第１導電型の第１のＭＯＳトランジスタと、入力端子が前記第１のＭＯＳトランジスタのドレイン端子に接続されている第１のトランスファゲートと、入力端子が前記第１のＭＯＳトランジスタのゲート端子に接続されている第２のトランスファゲートと、 互いに縦続接続された複数のチャネルを有し、ソース端子が前記第１の電位と異なる第２の電位を与える第２の基準電圧端子に接続され、ドレイン端子が前記第１のトランスファゲートの出力端子に接続されている第２導電型の第２のＭＯＳトランジスタと、ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記第２のＭＯＳトランジスタのゲート端子に接続された第１導電型の第３のＭＯＳトランジスタと、入力端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第２のトランスファゲートの出力端子と前記第２のＭＯＳトランジスタのゲート端子とに接続されているインバータとを含み、 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、前記第１のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが共にサブスレショルド領域で動作するときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きい。
【００３１】
上記第１の観点におけるラッチ回路においては、第１のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられ、かつ第２のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられている状態の下で、第１及び第２のトランスファゲートが同時にオンしたときは、共に逆ショートチャネル効果により高められたしきい値を有する第１および第２のＭＯＳトランジスタがオン状態で電気的に衝突する。両ＭＯＳトランジスタのしきい値電圧が近似しているため、しきい値電圧付近の低電源電圧の下では、両ＭＯＳトランジスタが共にサブスレショルド領域で動作する。
本発明のラッチ回路においては、第１のＭＯＳトランジスタの単一のチャネルのチャネル長と第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共にサブスレショルド領域でオン状態となるときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きいので、第１のＭＯＳトランジスタの電流駆動能力が勝り、両ＭＯＳトランジスタ間のノードの電位は第１のＭＯＳトランジスタ側の電位つまり第１の基準電圧端子の電位に寄る。このように、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共に導通状態となってインバータの入力信号のレベルが遷移する際の当該遷移動作が一義的で確実に行われる。
また、本発明のラッチ回路においては、第２のＭＯＳトランジスタが１つのトランジスタ素子領域内に縦続接続された複数のチャネルを有する構成であるから、複数個のＭＯＳトランジスタを縦続する構成に比して回路面積を格段に小さくすることができる。
【００３２】
本発明の好適な一態様においては、上記のラッチ回路が、逆ショートチャネル効果を奏する単一のチャネルを有し、ソース端子が第１の基準電圧端子に接続され、ドレイン端子が前記第１のＭＯＳトランジスタのゲート端子に接続された第１導電型の第４のＭＯＳトランジスタを更に有する。この場合は、インバータが、それぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数のチャネルを有し、ソース端子が第２の基準電圧端子に接続され、ドレイン端子が第２のＭＯＳトランジスタのゲート端子に接続されている第２導電型の第５のＭＯＳトランジスタを含む。そして、第４のＭＯＳトランジスタの単一のチャネルのチャネル長と第５のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しいという構成が採られる。
【００３３】
本発明の第２の観点におけるラッチ回路は、単一のチャネルを有し、ソース端子が第１の電位を与える第１の基準電圧端子に接続されている第１導電型の第１のＭＯＳトランジスタと、入力端子が前記第１のＭＯＳトランジスタのドレイン端子に接続されているトランスファゲートと、互いに縦続接続された複数のチャネルを有し、ソース端子が前記第１の電位と異なる第２の電位を与える第２の基準電圧端子に接続され、ドレイン端子が前記トランスファゲートの出力端子に接続されている第２導電型の第２のＭＯＳトランジスタと、入力端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第２のＭＯＳトランジスタのゲート端子に接続されているインバータと、ソース端子が前記第２の基準電圧端子に接続され、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に前記第１のＭＯＳトランジスタのゲート端子と同一のゲート電圧が与えられる第２導電型の第３のＭＯＳトランジスタと、ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に前記第２のＭＯＳトランジスタのゲート端子と同一のゲート電圧が与えられる第１導電型の第４のＭＯＳトランジスタとを有し、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、前記第１のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが共にサブスレショルド領域で動作するときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きい。
【００３４】
上記第２の観点におけるラッチ回路においては、第１のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられ、かつ第２のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられている状態の下で、トランスファゲートが同時にオンするときは、共に逆ショートチャネル効果により高められたしきい値を有する第１および第２のＭＯＳトランジスタがオン状態で電気的に衝突する。両ＭＯＳトランジスタのしきい値電圧が近似しているため、しきい値電圧付近の低電源電圧の下では、両ＭＯＳトランジスタが共にサブスレショルド領域で動作する。
本発明のラッチ回路においては、第１のＭＯＳトランジスタの単一のチャネルのチャネル長と第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共にサブスレショルド領域でオン状態となるときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きいので、第１のＭＯＳトランジスタの電流駆動能力が勝り、両ＭＯＳトランジスタ間のノードの電位は第１のＭＯＳトランジスタ側の電位つまり第１の基準電圧端子の電位に寄る。このように、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共に導通状態となってインバータの入力信号のレベルが遷移する際の当該遷移動作が一義的で確実に行われる。
また、本発明のラッチ回路においては、第２のＭＯＳトランジスタが１つのトランジスタ素子領域内に縦続接続された複数のチャネルを有する構成であるから、複数個のＭＯＳトランジスタを縦続する構成に比して回路面積を格段に小さくすることができる。
【００３５】
本発明の好適な一態様においては、第３のＭＯＳトランジスタが逆ショートチャネル効果を奏する単一のチャネルを有し、第４のＭＯＳトランジスタがそれぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数のチャネルを有し、第３のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第４のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しい。
【００３６】
本発明の別の好適な一態様においては、第２のＭＯＳトランジスタが、第１導電型の半導体層と、この半導体層の主面に形成された第２導電型のソース領域と、半導体層の主面に形成された第２導電型のドレイン領域と、半導体層の主面に形成され、ソース領域とドレイン領域との間にそれら各々の領域から予め定められた間隔を置いて配置された中間領域と、半導体層上に絶縁膜を介してソース領域と中間領域との間とドレイン領域と中間領域との間に形成され、互いに接続されている複数のゲート電極とを含む。
【００３７】
【発明の実施の形態】
以下、図１〜図１３を参照して本発明の実施例を説明する。
【００３８】
図１に、本発明の一実施例によるＣＭＯＳ型レシオ回路の回路構成を示す。 このレシオ回路では、一方のＣＭＯＳ回路１０のＮチャネルＭＯＳトランジスタ１２が駆動素子を構成し、他方のＣＭＯＳ回路１６のＰチャネルＭＯＳトランジスタ１８が負荷素子を構成する。これら駆動側のＮチャネルＭＯＳトランジスタ１２および負荷側のＰチャネルＭＯＳトランジスタ１６のそれぞれのドレイン端子は、ＮチャネルＭＯＳトランジスタからなるトランスファゲート２２を介して互いに電気的に接続されている。
【００３９】
ＣＭＯＳ回路１０において、ＮチャネルＭＯＳトランジスタ１２のソース端子はグランド電位の端子に接続されており、ＰチャネルＭＯＳトランジスタ１４のソース端子は電圧Ｖddの電源電圧端子に接続され、ドレイン端子がＮチャネルＭＯＳトランジスタ１２のドレイン端子に接続されている。両ＭＯＳトランジスタ１２，１４のゲート端子には同一の信号または電圧が与えられる。
【００４０】
ＣＭＯＳ回路１６において、ＰチャネルＭＯＳトランジスタ１８のソース端子は電源電圧Ｖddの電源端子に接続されており、ＮチャネルＭＯＳトランジスタ２０のソース端子はグランド電位の端子に接続され、ドレイン端子がＰチャネルＭＯＳトランジスタ１８のドレイン端子に接続されている。両ＭＯＳトランジスタ１８，２０のゲート端子には同一の信号または電圧が与えられる。
【００４１】
ＣＭＯＳ回路１６のノード２４は、このレシオ回路の出力端子として他の回路または素子（図示せず）に接続されてよい。
【００４２】
このレシオ回路において、駆動側のＭＯＳトランジスタ１２は、逆ショートチャネル効果を奏する単一のチャネルＣＨaを有している。たとえば、上記したような０．２１μｍのゲート長をデザインルールとする最近のプロセステクノロジーを適用する場合は、この駆動側ＭＯＳトランジスタ１２のゲート長をデザインルールの最小ゲート長寸法（０．２１μｍ）近辺に設定してよい。
【００４３】
一方、負荷側のＭＯＳトランジスタ１８は、それぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数たとえば２つののチャネルＣＨb1，ＣＨb2を有している。上記プロセステクノロジーを適用する場合、この負荷側ＭＯＳトランジスタ１８のゲート長も最小ゲート長寸法（０．２１μｍ）近辺に設定してよい。
【００４４】
いま、駆動側および負荷側の両ＭＯＳトランジスタ１２，１８が共にオンになっている状態の下で、トランスファゲート２２をオンにする。そうすると、電源電圧Ｖddの電源端子→負荷側のＰチャネルＭＯＳトランジスタ１８→トランスファゲート２４→駆動側のＮチャネルＭＯＳトランジスタ１２→グランド端子の経路で電流ｉが流れる。
【００４５】
このレシオ回路では、上記のように、駆動側ＭＯＳトランジスタ１２が通常の単一チャネル構造であるのに対し、負荷側ＮチャネルＭＯＳトランジスタ１２が縦続接続された複数または多段チャネル構造であるから、負荷側ＭＯＳトランジスタ１８のオン抵抗を駆動側ＭＯＳトランジスタ１２のオン抵抗よりも十分大きな値に設定することができる。
【００４６】
これにより、両ＭＯＳトランジスタ１２，１８のしきい値電圧Ｖthよりも十分高い通常の電源電圧Ｖddの下で両者がオン状態で電気的に衝突したときは、両者のオン抵抗またはコンダクタンスの比でノード２４の電位が決定され、駆動側のＭＯＳトランジスタ１２側の基準電圧（グランド電位）寄りの出力電圧が得られる。
【００４７】
また、両ＭＯＳトランジスタ１２，１８のしきい値電圧Ｖth付近の低電源電圧Ｖddの下で両者がオン状態で電気的に衝突したときは、両者ともサブスレショルド領域で動作することになり、負荷側ＭＯＳトランジスタ１８のオン抵抗が駆動側ＭＯＳトランジスタ１２のオン抵抗よりも十分大きい分、駆動側ＭＯＳトランジスタ１２の電流駆動能力が負荷側ＭＯＳトランジスタ１８のそれよりも勝り、両者間のノード２４には駆動側のＭＯＳトランジスタ１２側の基準電圧（グランド電位）寄りの出力電圧が得られる。
【００４８】
このように、このレシオ回路では、通常の電源電圧だけでなくしきい値電圧付近の低電源電圧でも安定した動作を保証できる。
【００４９】
図２に、負荷側ＭＯＳトランジスタ１８を含むＣＭＯＳ回路１６のレイアウト例を示す。図３に、図２のIII−III線についての断面図を示す。
【００５０】
負荷側ＭＯＳトランジスタ１８は、Ｐ型シリコン基板３０の一主面に形成されたＮ型のウエル３２内に形成される。このＭＯＳトランジスタ１８では、Ｎウエル３２の主面にゲート長Ｌbまたはチャネル長に相当する間隔を置いて一列に不純物拡散によるＰ+型のソース領域３４、中間領域３６およびドレイン領域３８が形成される。
【００５１】
ソース領域３４と中間領域３６との間、および中間領域３６とドレイン領域３８との間のＮウエル３２の主面上には薄いゲート酸化膜（SiO2）４０が形成され、このゲート酸化膜４０上にカスケード接続されたたとえばポリシリコンからなるゲート電極４２(1)，４２(2)が形成される。これにより、ソース領域３４と中間領域３６との間にＰ型チャネルＣＨb1が形成され、中間領域３６とドレイン領域３８との間にＰ型チャネルＣＨb2が形成される。
【００５２】
このＭＯＳトランジスタ１８では、ソース領域３４、中間領域３６、ドレイン領域３８の各領域がＬＤＤ構造で形成される。このため、ゲート電極４２(1)，４２(2)の端部に近接する各領域３４，３６，３８の端部に、ゲート酸化膜４０と接する浅い低不純物濃度のＰ-領域４４が形成される。そして、逆ショートチャネル効果を高めるために、図１５に示すような斜め入射角のイオン注入法を用いて該Ｐ-領域４４の下に低不純物濃度のＮ-領域４６が形成される。
【００５３】
なお、ＬＤＤ構造においては、このＮ-領域４６形成のための斜め入射角のイオン注入工程を、Ｐ-領域４６形成のためのイオン注入工程の後で行う。Ｎ-領域４６を形成した後に、ゲート電極４２にサイドウォールを形成して、Ｐ+ 領域３４，３６，３８形成のためのイオン注入工程を行う。
【００５４】
上記したように、このＭＯＳトランジスタ１８のゲート長Ｌbは、逆ショートチャネル効果を得るようにデザインルールの最小ゲート長寸法（０．２１μｍ）近辺に設定される。また、チャネル幅Ｗbも従来のものより相当小さい寸法としてよく、たとえば０．２８μｍ程度にすることができる。したがって、縦続接続された２つのチャネルＣＨb1、ＣＨb2を有するにもかかわらず、ＭＯＳトランジスタ１８のセル面積の増加はわずかである。
【００５５】
図２および図３には、ＮチャネルＭＯＳトランジスタ２０のレイアウトおよび断面構造も示されている。これと同様のレイアウトおよび断面構造を駆動側のＮチャネルＭＯＳトランジスタ１２が有していてよい。
【００５６】
ＮチャネルＭＯＳトランジスタ２０においては、Ｐ型シリコン基板３０の主面にゲート長Ｌcまたはチャネル長に相当する間隔を置いて不純物拡散によるN+型のソース領域４８およびドレイン領域５０が形成される。
【００５７】
ソース領域４８とドレイン領域５０との間のＰ型シリコン基板３０の主面上には薄いゲート酸化膜（SiO2）５２が形成され、このゲート酸化膜５２上に単一のゲート電極５４が形成される。これにより、ソース領域４８とドレイン領域５０との間に単一のＮ型チャネルＣＨcが形成される。
【００５８】
このＭＯＳトランジスタ２０においても、ソース領域４８およびドレイン領域５０がＬＤＤ構造で形成され、逆ショートチャネル効果を得るために各領域４８，５０のチャネル側端部にＮ-領域５６およびＰ-領域５８が形成される。
【００５９】
図２および図３において、６０は素子分離用のフィールド酸化膜（SiO2）、６２は中間絶縁膜、６４は保護絶縁膜、６６，６８，７０はたとえばアルミニウムからなる金属配線である。
【００６０】
図１のレシオ回路は一例であり、本発明は様々な形態のレシオ回路に適用可能である。
【００６１】
たとえば、図４のＣＭＯＳレシオ回路では、一方のＣＭＯＳ回路７２のＰチャネルＭＯＳトランジスタ７４が駆動素子を構成し、他方のＣＭＯＳ回路７６のＮチャネルＭＯＳトランジスタ７８が負荷素子を構成する。両ＣＭＯＳ回路７２，７６間の伝送ゲートには、ＮチャネルＭＯＳトランジスタ８０を用いている。このＮチャネルＭＯＳトランジスタ８０をＣＭＯＳトランスファゲートで置き換えることが可能である。
【００６２】
また、図５に示すように、図１のレシオ回路においてトランスファゲート２２を省き、駆動側ＭＯＳトランジスタ１２と負荷側ＭＯＳトランジスタ１８の両者を直接接続する構成も可能である。
【００６３】
また、図６の構成例では、負荷側のＮチャネルＭＯＳトランジスタ８２が各々逆ショートチャネル効果を奏する３つの縦続チャネルＣＨd1，ＣＨd2，ＣＨd3を有している。図７および図８に、このＭＯＳトランジスタ８２のレイアウトおよび断面構造を示す。
【００６４】
このＭＯＳトランジスタ８２では、Ｐ型シリコン基板８４の主面にゲート長Ｌdまたはチャネル長に相当する間隔を置いて一列に不純物拡散によるＮ+型のソース領域８６、中間領域８８，９０およびドレイン領域９２が形成される。
【００６５】
ソース領域８６と中間領域８８との間、両中間領域８８，９０の間および中間領域９０とドレイン領域９２との間のＰ型シリコン基板８４の主面上には薄いゲート酸化膜９４が形成され、このゲート酸化膜９４上にカスケード接続されたゲート電極９６(1)，９６(2) ，９６(3)が形成される。これにより、ソース領域８６と中間領域８８との間にＮ型チャネルＣＨd3が形成され、両中間領域８８，９０の間にＮ型チャネルＣＨd2が形成され、中間領域９０とドレイン領域９２との間にＮ型チャネルＣＨd1が形成される。
【００６６】
このＭＯＳトランジスタ８２においても、ソース領域８６、中間領域８８，９０およびドレイン領域９２がＬＤＤ構造で形成され、逆ショートチャネル効果を得るために各領域８６，８８，９０，９２のチャネル側端部にＮ-領域９８およびＰ-領域１００が形成される。
【００６７】
なお、本発明のレシオ回路は上記したようなＣＭＯＳ型に限るものではなく、単独型のＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタを駆動素子または負荷素子とすることが可能であり、駆動素子と負荷素子の双方をＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタとする構成も可能である。
【００６８】
次に、レシオ回路を用いる代表的なディジタル回路であるラッチ回路につき本発明の実施例を説明する。
【００６９】
図９に、本発明の適用可能なラッチ回路の一例を示す。このラッチ回路（１ビット分）において、互いにクロス接続（入力および出力が相手側の出力および入力にそれぞれ接続）された一対のインバータ１１０，１１２はデータラッチ回路を構成し、インバータ１１０の出力側のノード１１４にデータが保持される。
【００７０】
入力段のインバータ１１６は、入力した１ビットのデータＤinを論理反転させてノード１１４に書きこむための駆動素子である。より詳細には、このインバータ１１６はＣＭＯＳ回路からなり、その中のＮチャネルＭＯＳトランジスタがノード１１４に論理値０（Ｌレベル）のデータを書きこむための駆動素子として機能する。
【００７１】
このラッチ回路には、３つのＮチャネルＭＯＳトランジスタ１１８，１２０，１２２が設けられる。これらの中、ＮチャネルＭＯＳトランジスタ１１８は、インバータ１１０の入力側のノード１２４に論理値０（Ｌレベル）のデータを書きこみ、ひいてはノード１１４に論理値１（Ｈレベル）のデータを書きこむための駆動素子として機能する。ＮチャネルＭＯＳトランジスタ１２０，１２２はトランスファゲートとして機能し、クロック信号ＣＫの論理レベルに応じてオン・オフ動作する。出力段のインバータ１２６は出力バッファとして機能する。
【００７２】
図１０に、本発明の一実施例による３ＮＭＯＳトランジスタ型ラッチ回路の回路構成例を示す。この実施例のラッチ回路では、データラッチ回路のインバータ１１０，１１２がＣＭＯＳ回路からなり、それぞれのＰチャネルＭＯＳトランジスタ１２８，１３２が本発明による負荷素子用のＭＯＳトランジスタとして構成される。すなわち、これらのＰチャネルＭＯＳトランジスタ１２８，１３２は、それぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数たとえば２つのチャネル［ＣＨe1，ＣＨe2］、［ＣＨf1，ＣＨf2］を有する。
【００７３】
また、ＣＭＯＳインバータ１１０のＰチャネルＭＯＳトランジスタ１２８に対する駆動素子として機能するＣＭＯＳインバータ１１６のＮチャネルＭＯＳトランジスタ１３８は、逆ショートチャネル効果を奏する単一のチャネルＣＨgを有する。ＣＭＯＳインバータ１１２のＰチャネルＭＯＳトランジスタ１３２に対する駆動素子として機能する単独型のＮチャネルＭＯＳトランジスタ１１８も、逆ショートチャネル効果を奏する単一のチャネルＣＨhを有する。
【００７４】
このように、このシフトレジスタ回路には、２つのレシオ回路、つまりＣＭＯＳインバータ１１６のＮチャネルＭＯＳトランジスタ１３８を駆動素子とし、ＣＭＯＳインバータ１１０のＰチャネルＭＯＳトランジスタ１２８を負荷素子とする第１のレシオ回路１４０と、単独型のＮチャネルＭＯＳトランジスタ１１８を駆動素子とし、ＣＭＯＳインバータ１１２のＰチャネルＭＯＳトランジスタ１３２を負荷素子とする第２のレシオ回路１４２が含まれている。
【００７５】
いま、トランスファゲート１２０，１２２がオフ状態になっていて、データ保持ノード１１４には論理値１（Ｈレベル）のデータが保持されているとする。この時、データラッチ回路の一方のＣＭＯＳインバータ１１０では、ＰチャネルＭＯＳトランジスタ１２８がオン状態で、ＮチャネルＭＯＳトランジスタ１３０がオフ状態になっている。また、他方のＣＭＯＳインバータ１１２では、ＮチャネルＭＯＳトランジスタ１３４がオン状態で、ＰチャネルＭＯＳトランジスタ１３２がオフ状態になっている。
【００７６】
かかる状態の下で、入力バッファのＣＭＯＳインバータ１１６に論理値１（Ｈレベル）の入力データＤinが与えられ、かつトランスファゲート１２０，１２２に論理値１（Ｈレベル）のクロック信号ＣＫが与えられたとする。
【００７７】
そうすると、ＣＭＯＳインバータ１１６では、ＰチャネルＭＯＳトランジスタ１３６がオフで、ＮチャネルＭＯＳトランジスタ１３８がオン状態になる。またトランスファゲート１２０もオン状態になる。これにより、第１のレシオ回路１４０において、オン状態の駆動側ＮチャネルＭＯＳトランジスタ１３８とオン状態の負荷側ＰチャネルＭＯＳトランジスタ１２８とが互いに電気的に衝突する。
【００７８】
この第１のレシオ回路１４０は、上記した図１のレシオ回路と同様の構成を有し、同様の作用で動作する。したがって、電源電圧Ｖddが１ボルト以上の通常電圧であるときはもちろんのこと１ボルト以下のしきい値電圧近辺の低電圧であるときでも、駆動側ＮチャネルＭＯＳトランジスタ１３８の電流駆動能力が負荷側ＰチャネルＭＯＳトランジスタ１２８のそれよりも勝り、ノード１１４の電位は駆動側の基準電位（グランド電位Ｖss）にシフトする。
【００７９】
ノード１１４の電位がＶss側にシフトすると、ＣＭＯＳインバータ１１２において、ＮチャネルＭＯＳトランジスタ１３４がオフすると同時にＰチャネルＭＯＳトランジスタ１３２がオンし、ノード１２４の電位が論理値１（Ｈレベル）になる。これにより、ＣＭＯＳインバータ１１０においては、ＰチャネルＭＯＳトランジスタ１２８がオフすると同時に、ＮチャネルＭＯＳトランジスタ１３０がオンし、ノード１１４の電位がＶssまで引き下げられる。こうして、ノード１１４に論理値０（Ｌレベル）のデータが書き込まれる。
【００８０】
なお、第２のレシオ回路１４２は、駆動側のＮチャネルＭＯＳトランジスタ１１８がオフ状態に置かれるため、ディセーブル状態を保つ。また、トランスファゲート１２０がオフになっても、インバータ１１０，１１２におけるデータラッチ機能によりノード１１４のデータは保持される。
【００８１】
次に、かかる状態の下で、論理値０（Ｌレベル）の入力データＤinが与えられ、かつクロック信号ＣＫに応動してトランスファゲート１２０，１２２がオンしたとする。
【００８２】
この場合、ＣＭＯＳインバータ１１６では、ＰチャネルＭＯＳトランジスタ１３６がオンし、ＮチャネルＭＯＳトランジスタ１３８がオフになる。これにより、第２のレシオ回路において、駆動側のＮチャネルＭＯＳトランジスタ１１８のゲート端子に電源電圧Ｖddに近い論理値１（Ｈレベル）の電圧が与えられ、このトランジスタ１１８がオンになる。一方、この時、負荷側のＣＭＯＳインバータ１１２のＰチャネルＭＯＳトランジスタ１３２もオン状態に保持されている。したがって、駆動側および負荷側の両ＭＯＳトランジスタ１１８，１３２が共にオン状態でトランスファゲート１２２を介して電気的に衝突する。
【００８３】
この第２のレシオ回路１４２も、上記した図１のレシオ回路と同様の構成を有し、同様の作用で動作する。したがって、電源電圧Ｖddが１ボルト以上の通常電圧であるときはもちろんのこと１ボルト以下のしきい値電圧近辺の低電圧であるときでも、駆動側ＮチャネルＭＯＳトランジスタ１１８の電流駆動能力が負荷側ＰチャネルＭＯＳトランジスタ１３２のそれよりも勝り、両者間のノード１２４の電位は駆動側の基準電位（グランド電位Ｖss）側にシフトする。
【００８４】
ノード１２４の電位がＶss側にシフトすると、ＣＭＯＳインバータ１１０において、ＮチャネルＭＯＳトランジスタ１３０がオフすると同時にＰチャネルＭＯＳトランジスタ１２８がオンし、ノード１１４の電位が論理値１（Ｈレベル）になる。これにより、ＣＭＯＳインバータ１１２においては、ＰチャネルＭＯＳトランジスタ１３２がオフ状態に切り替わると同時に、ＮチャネルＭＯＳトランジスタ１３４がオン状態に切り替わり、ノード１２４の電位がＶss付近まで引き下げられる。こうして、ノード１１４に論理値１（Ｈレベル）のデータが書き込まれる。
【００８５】
なお、第１のレシオ回路１４０においては、ＣＭＯＳインバータ１１６のＰチャネルＭＯＳトランジスタ１３６がオンして電源電圧Ｖdd付近の電圧を出力するが、このＨレベルに対してＮチャネルＭＯＳトランジスタからなるトランスファゲート１２０がしきい値電圧分の電圧降下を与えるため、ノード１１４に対してほとんど駆動能力を持たない。このため、実質的に第１のレシオ回路１４０は低電圧下では作用しない。
【００８６】
表１に、図１０のラッチ回路における動作保証可能な電源電圧の下限値を示す。この表１のデータはＳＰＩＣＥシュミレーションで得られたものである。
【００８７】
表１において、「ＷＥＡＫ」はこのラッチ回路を構成するＭＯＳトランジスタの全てが上記ＷＥＡＫモデルである場合、「ＮＯＭＩＮＡＬ」は全ＭＯＳトランジスタが上記ＮＯＭＩＮＡＬモデルである場合、「ＳＴＲＯＮＧ」は全ＭＯＳトランジスタが上記ＳＴＲＯＮＧモデルである場合である。「ＮＳＰＷ」は、このラッチ回路を構成するＭＯＳトランジスタのうち、ＮチャネルＭＯＳトランジスタの全てが上記ＳＴＲＯＮＧモデルで、ＰチャネルＭＯＳトランジスタの全てが上記ＷＥＡＫモデルである場合である。「ＮＷＰＳ」は、反対に、ＮチャネルＭＯＳトランジスタが全て上記ＷＥＡＫモデルで、ＰチャネルＭＯＳトランジスタが全て上記ＳＴＲＯＮＧモデルである場合である。後述する表２〜４でも同様である。
【００８８】
【表１】
【００８９】
なお、ＳＰＩＣＥシュミレーションでは、各ＭＯＳトランジスタのゲート長Ｌとチャネル幅Ｗを次のような値に設定している。ＮチャネルＭＯＳトランジスタ１３８はＬ＝０．２１μｍ、Ｗ＝０．６３μｍ、ＮチャネルＭＯＳトランジスタ１１８はＬ＝０．２１μｍ、Ｗ＝０．８２μｍ、ＮチャネルＭＯＳトランジスタ１２０はＬ＝０．２１μｍ、Ｗ＝１．００μｍ、ＮチャネルＭＯＳトランジスタ１２２はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＮチャネルＭＯＳトランジスタ１３０はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＮチャネルＭＯＳトランジスタ１３４はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＰチャネルＭＯＳトランジスタ１３６はＬ＝０．２１μｍ、Ｗ＝０．９１μｍである。本発明による負荷素子のＰチャネルＭＯＳトランジスタ１２８、１３２は、各チャネルＣＨe1、ＣＨe2、ＣＨf2、ＣＨf3につきＬ＝０．２１μｍ、Ｗ＝０．２８μｍであり、各中間領域のチャネル長方向の寸法を０．２８μｍに選んでいる。
【００９０】
このＳＰＩＣＥシュミレーションでは、１２５゜Ｃ、２５゜Ｃ、０゜Ｃおよび−４０゜Ｃの各温度の下で、クロック信号ＣＫの周波数を２０ＭＨｚとし、電源電圧Ｖddを３．８ボルトから０．５ボルトまで除除に下げていき、上記ラッチ回路（図１０）が正常に機能しなくなるときの電源電圧値（下限値）を求めた。その結果、表１に示すように、ほとんどの場合で０．８０ボルト以下の動作保証を実現しており、たとえば、最も厳しい温度条件である−４０゜Ｃでも「ＭＯＭＩＮＡＬ」のモデルで０．７５ボルトまで動作可能である。
【００９１】
参考（比較）例として、従来の技法によって図９の３ＮＭＯＳトランジスタ型ラッチ回路を設計した場合の回路構成を図１１に示し、表２にこの従来回路について上記と同様のＳＰＩＣＥシュミレーションを行って得られた動作保証電圧の下限値を示す。
【００９２】
【表２】
【００９３】
この従来型ラッチ回路（図１１）では、第１および第２のレシオ回路１４０’，１４２’において負荷素子を構成するＣＭＯＳインバータ１１０，１１２のＰチャネルＭＯＳトランジスタ１４４，１４６がそれぞれ単一のチャネルＣＨh，ＣＨkを有している。これらＰチャネルＭＯＳトランジスタ１４４，１４６におけるゲート長Ｌとチャネル幅Ｗは、どちらもＬ＝０．３５μｍ、Ｗ＝０．５６μｍに設定している。また、ＣＭＯＳインバータ１１０のＮチャネルＭＯＳトランジスタ１４８においてはＬ＝１．０３μｍ、Ｗ＝０．４１μｍ、ＣＭＯＳインバータ１１２のＮチャネルＭＯＳトランジスタ１５０においてはＬ＝０．２１μｍ、Ｗ＝０．５６μｍに設定している。他のＭＯＳトランジスタは、図１０の各対応するＭＯＳトランジスタと同一寸法のゲート長Ｌおよびチャネル幅Ｗに設定している。
【００９４】
表２に示すように、この比較例のラッチ回路（図１１）では、０．９０ボルト付近で動作不能になる場合が多く、たとえば−４０゜Ｃで温度条件下で「ＭＯＭＩＮＡＬ」のモデルは０．９２ボルトが限界である。
【００９５】
このように、本発明を適用することで、図９のような３ＮＭＯＳトランジスタ型ラッチ回路の動作保証電圧を大幅に下げることができ、そのぶん消費電力を節減することができる。
【００９６】
図１２に、本発明の別の実施例によるラッチ回路の構成例を示す。このラッチ回路（１ビット分）には、ＣＭＯＳ回路１５２のＰチャネルＭＯＳトランジスタ１５４を駆動素子とし、ＣＭＯＳ回路１５８のＮチャネルＭＯＳトランジスタ１６２を負荷素子とする第１のレシオ回路と、ＣＭＯＳ回路１５２のＮチャネルＭＯＳトランジスタ１５６を駆動素子とし、ＣＭＯＳ回路１５８のＰチャネルＭＯＳトランジスタ１６０を負荷素子とする第２のレシオ回路とが含まれている。
【００９７】
両ＣＭＯＳ回路１５２，１５８はＣＭＯＳトランスファゲート１６４を介して互いに電気的に接続される。ＣＭＯＳトランスファゲート１６４にはインバータ１６６を介してクロック信号ＣＫが与えられる。ＣＭＯＳ回路１５８の出力端子（ドレイン端子）は出力バッファを兼ねるインバータ１６８の入力端子に接続され、インバータ１６８の出力端子がＣＭＯＳ回路１５８の入力端子（ゲート端子）に接続される。ＣＭＯＳ回路１５８の出力側のノード１７０に１ビットのデータがラッチされる。
【００９８】
本発明にしたがい、各々の駆動側ＭＯＳトランジスタ１５４，１５６は逆ショートチャネル効果を奏する単一のチャネルＣＨm，ＣＨnを有しており、各負荷側のＭＯＳトランジスタ１６０，１６２はそれぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数たとえば２つのチャネル［ＣＨp1，ＣＨp2］、［ＣＨq1，ＣＨq2］を有している。
【００９９】
このラッチ回路において、第１のレシオ回路は、上記した図４のレシオ回路とほぼ同様の構成を有し、同様に動作する。一方、第２のレシオ回路は、上記した図１のレシオ回路とほぼ同様の構成を有し、同様に動作する。したがって、このラッチ回路でも、通常の電源電圧だけでなくしきい値電圧付近の低電源電圧でも安定した動作を保証できる。
【０１００】
表３に、上記と同様のＳＰＩＣＥシュミレーションで得られた本実施例のラッチ回路（図１２）における動作保証電圧の下限値を示す。ここで、主要な各ＭＯＳトランジスタのゲート長Ｌとチャネル幅Ｗを次のような値に設定している。駆動側ではＰチャネルＭＯＳトランジスタ１５４がＬ＝０．２１μｍ、Ｗ＝０．９１μｍ、ＮチャネルＭＯＳトランジスタ１５６がＬ＝０．２１μｍ、Ｗ＝０．６３μｍである。ＣＭＯＳトランスファゲート１６４において、ＰチャネルＭＯＳトランジスタ１６５はＬ＝０．２１μｍ、Ｗ＝２．１０μｍ、ＮチャネルＭＯＳトランジスタ１６７はＬ＝０．２１μｍ、Ｗ＝１．０５μｍである。負荷側ではＰチャネルＭＯＳトランジスタ１６０が各チャネルＣＨp1、ＣＨp2につきＬ＝０．２１μｍ、Ｗ＝０．２８μｍであり、各中間領域のチャネル長方向の寸法は０．２８μｍである。
【０１０１】
【表３】
【０１０２】
表３に示すように、この実施例のラッチ回路（図１２）では、０．７０近辺までの動作保証を実現しており、たとえば、最も厳しい温度条件である−４０゜Ｃで「ＭＯＭＩＮＡＬ」のモデルは０．７５ボルトまで動作可能である。このように、この実施例のラッチ回路でも、動作保証電圧を大幅に下げることができ、そのぶん消費電力を節減することができる。
【０１０３】
参考（比較）例として、上記実施例のラッチ回路（図１２）に対応する従来の回路の構成を図１３に示し、表４にこの従来回路について上記と同様のＳＰＩＣＥシュミレーションを行って得られた動作保証電圧の下限値を示す。
【０１０４】
【表４】
【０１０５】
この従来回路（図１３）では、負荷側のＣＭＯＳインバータ１７２におけるＰチャネルＭＯＳトランジスタ１７４およびＮチャネルＭＯＳトランジスタ１７６のいずれも単一のチャネルを有する。ゲート長Ｌおよびチャネル幅Ｗは、ＰチャネルＭＯＳトランジスタ１７４がＬ＝０．４２μｍ、Ｗ＝０．４２μｍ、ＮチャネルＭＯＳトランジスタ１７６がＬ＝０．９８μｍ、Ｗ＝０．４２μｍであり、、いずれも逆ショートチャネル効果の影響を受けない（ショートチャネル効果の影響もない）。他のＭＯＳトランジスタは、図１２の各対応するＭＯＳトランジスタと同一寸法のゲート長Ｌおよびチャネル幅Ｗに設定している。
【０１０６】
表４に示すように、参考例のラッチ回路（図１３）では、各場合において動作保証電圧の下限値がまだ高めにあり、温度特性もよくなく、たとえば−４０゜Ｃの温度条件下で「ＭＯＭＩＮＡＬ」のモデルは０．９６ボルトが限界である。
【０１０７】
本発明のレシオ回路は、上記したようなラッチ回路以外にも種々の保持回路またはシフトレジスタに適用可能であり、さらにはデータ伝送回路にも適用可能である。本発明によるＭＯＳトランジスタも、上記したレシオ回路やラッチ回路等に限定されるものではなく、種々の回路に使用可能である。
【０１０８】
【発明の効果】
以上説明したように、本発明のラッチ回路によれば、低電源電圧下（サブスレショルド領域）での動作保証を向上させることが可能であり、特に逆ショートチャネル効果を積極的に利用して低電源電圧下での安定動作を保証することができる。また、１ボルト以下の電圧を含む広範囲の電源電圧にわたって安定動作を保証することも可能であり、回路面積の増大を必要最小限に抑えて低電源電圧下での安定動作を保証することも可能である。
【図面の簡単な説明】
【図１】本発明の一実施例によるレシオ回路の回路構成を示す回路図である。
【図２】実施例のレシオ回路のレイアウトを示す図である。
【図３】実施例のレシオ回路の半導体デバイス断面構造を示す図２のIII−III線断面図である。
【図４】本発明の別の実施例によるレシオ回路の回路構成を示す回路図である。
【図５】本発明の他の実施例によるレシオ回路の回路構成を示す回路図である。
【図６】本発明の他の実施例によるレシオ回路の回路構成を示す回路図である。
【図７】図６のレシオ回路の要部のレイアウトを示す図である。
【図８】図６のレシオ回路の要部の半導体デバイス断面構造を示す図７のVIII−VIII線断面図である。
【図９】本発明の適用可能なラッチ回路の一例を示す回路図である。
【図１０】本発明の一実施例による図９のラッチ回路の回路構成例を示す回路図である。
【図１１】比較例として従来の技法による図９のラッチ回路の回路構成を示す回路図である。
【図１２】本発明の別の実施例によるラッチ回路の回路構成例を示す回路図である。
【図１３】図１２のラッチ回路に対応する従来の回路構成を示す回路図である。
【図１４】ＭＯＳトランジスタにおけるショートチャネル効果および逆ショートチャネル効果を示す図である。
【図１５】逆ショートチャネル効果を得るためのＭＯＳトランジスタ構造および工程を示す図である。
【図１６】従来のレシオ回路の回路構成を示す回路図である。
【図１７】図１６のレシオ回路の要部ノレイアウトを示す図である。
【図１８】ＭＯＳトランジスタの一シミュレーションモデルのおけるＩD−ＶGS特性を示す図である。
【図１９】ＭＯＳトランジスタの一シミュレーションモデルにおけるＩD−ＶGS特性を示す図である。
【図２０】ＭＯＳトランジスタの一シミュレーションモデルにおけるＩD−ＶGS特性を示す図である。
【符号の説明】
１０，１６ ＣＭＯＳ回路
１２ 駆動側ＮチャネルＭＯＳトランジスタ
１８ 負荷側ＰチャネルＭＯＳトランジスタ
２２ トランスファゲート
３０ Ｐ型シリコン基板
３２ Ｎウエル
３４ ソース領域
３６ 中間領域
３８ ドレイン領域
４０ ゲート酸化膜
４２(1)，４２(2) ゲート電極
７４ 駆動側ＰチャネルＭＯＳトランジスタ
７８ 負荷側ＮチャネルＭＯＳトランジスタ
８２ 負荷側ＮチャネルＭＯＳトランジスタ
１１８，１３８ 駆動側ＮチャネルＭＯＳトランジスタ
１２０，１２２ トランスファゲート
１２８，１３２ 負荷側ＰチャネルＭＯＳトランジスタ
１５４ 駆動側ＰチャネルＭＯＳトランジスタ
１５６ 駆動側ＮチャネルＭＯＳトランジスタ
１６０ 負荷側ＰチャネルＭＯＳトランジスタ
１６２ 負荷側ＮチャネルＭＯＳトランジスタ
１６４ ＣＭＯＳトランスファゲート
【発明の属する技術分野】
本発明は、ディジタル回路に係り、特にＭＯＳトランジスタを用いるラッチ回路に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のＭＯＳトランジスタにおいては、図１４の曲線ＬＡで示すように、チャネル長またはゲート長が短くなるとそのしきい値電圧Vthが低下する現象があり、この現象はショートチャネル効果と称されている。ショートチャネル効果が顕著になると、いわゆるパンチスルーを起こして、ソース・ドレイン間の電流をゲート電圧で制御できなくなる。ＭＯＳトランジスタとして正常に機能するには、ショートチャネル効果やパンチスルーを防ぐ必要がある。
【０００３】
従来より、ショートチャネル効果を抑制するために種々の技術が開発ないし提案されている。たとえば、０．２１μｍのゲート長をデザインルールとする最近のプロセステクノロジーでは、図１５に示すように、ＬＤＤ（Lightly Doped Drain）構造を採用し、かつドレインおよびソース領域のそれぞれのチャネル側端部の低濃度拡散領域（Ｎ-）の下に逆導電型の低濃度拡散領域（Ｐ-）を所定の斜め入射角θでの不純物イオンの打ち込みにより形成することで、ドレインおよびソース領域からの空乏層の張り出しを効果的に抑制して、図１４の曲線ＬＢで示すように、デザインルールの最小ゲート長寸法（０．２１μｍ）付近でそのしきい値電圧Vthを極大化させるようなプロファイルを実現し、いわゆる逆ショートチャネル効果を得るようにしている。
【０００４】
なお、図１５はＮチャネルＭＯＳトランジスタの例を示しているが、ＰチャネルＭＯＳトランジスタでも同様の技法を適用できる。また、図１４の特性曲線ＬＡ，ＬＢは、ＮチャネルＭＯＳトランジスタについてシミュレーションおよび実測により得られたものである。ＰチャネルＭＯＳトランジスタでも、同様の特性曲線が得られるが、逆ショートチャネル効果（ＬＢ）におけるVthの上昇率は幾らか小さく（低く）なる。
【０００５】
図１６に、上記のような逆ショートチャネル効果型のＭＯＳトランジスタを有する従来のＣＭＯＳ型レシオ回路の一例を示す。このレシオ回路では、一方のＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路２００のＮチャネルＭＯＳトランジスタ２０２が駆動素子を構成し、他方のＣＭＯＳ回路２０４のＰチャネルＭＯＳトランジスタ２０６が負荷素子を構成する。これら駆動側のＮチャネルＭＯＳトランジスタ２０２および負荷側のＰチャネルＭＯＳトランジスタ２０６のそれぞれのドレイン端子は、ＮチャネルＭＯＳトランジスタからなるトランスファゲート２０８を介して互いに電気的に接続されている。通常、両トランジスタ２０２，２０６間のノード２１０は、このレシオ回路の出力端子として他の回路（図示せず）に接続される。
【０００６】
いま、駆動側および負荷側の両ＭＯＳトランジスタ２０２，２０６が共にオンになっている状態の下で、トランスファゲート２０８をオンにする。そうすると、電源電圧Ｖddの電源端子→負荷側のＰチャネルＭＯＳトランジスタ２０６→トランスファゲート２０８→駆動側のＮチャネルＭＯＳトランジスタ２０２→グランド端子の経路で電流ｉが流れる。
【０００７】
このレシオ回路では、駆動側ＭＯＳトランジスタ２０２のコンダクタンスを負荷側ＭＯＳトランジスタ２０６のそれよりも大きな値に設定している。これにより、上記のように両者がオン状態で電気的に衝突したときは、ノード２１０にはＭＯＳトランジスタ２０２側の基準電圧（グランド電位）寄りの出力電圧が得られるようにしている。
【０００８】
図１７に、両ＭＯＳトランジスタ２０２，２０６のレイアウトを示す。駆動側のＭＯＳトランジスタ２０２では、動作速度を最大限に上げるためゲート長Ｌiをデザインルールの最小ゲート長寸法（たとえば０．２１μｍ）に設定し、電流容量を大きくするためチャネル幅Ｗiを比較的大きな寸法（たとえば０．９１μｍ）に選んでいる。一方、負荷側のＭＯＳトランジスタ２０６では、オン抵抗の高い（コンダクタンスの低い）負荷機能を得るようにゲート長Ｌjを最小ゲート長寸法よりも格段に大きな寸法（たとえば０．３５μｍ）に設定している。また、チャネル幅Ｗjを駆動側よりも小さな寸法（たとえば０．５６μｍ）に選んでいる。
【０００９】
このように、駆動側のＭＯＳトランジスタ２０２は、デザインルールの最小ゲート長寸法のゲート長Ｌiを有することにより、逆ショートチャネル効果による高いしきい値電圧Ｖthで動作する。一方、負荷側ＭＯＳトランジスタ２０６は、デザインルールの最小ゲート長寸法よりもかなり大きなゲート長Ｌjを有するため、逆ショートチャネル効果の影響を受けることなく（ショートチャネル効果の影響も受けることなく）比較的低いしきい値電圧Ｖthで動作する。
【００１０】
【発明が解決しようとする課題】
近年、半導体集積回路の高集積化または高密度化に伴い、消費電力の節減の面から各種電子機器において低電源電圧下での動作が求められている。特に、バッテリ駆動式の携帯型電子機器等では、電源電圧１ボルト以下での動作保証の要求が高まっている。
【００１１】
本発明者等がレシオ回路の性能動作について様々な評価を行ったところ、従来の設計手法では逆ショートチャネル効果の影響で０．９５ボルト付近に動作限界があることが判明した。しかし、定格電圧をたとえば１．０ボルトとした場合、それよりも少し余裕（マージン）をみて、たとえば１０％低い０．９０ボルトまでの動作保証を求められるから、動作限界値が０．９５ボルト付近では不充分である。
【００１２】
しかも、ＭＯＳトランジスタのしきい値電圧Vthは温度が低くなると上昇するため、低温時には逆ショートチャネル効果の影響が一層強まり、動作限界値がさらに高い方へシフトするおそれがある。
【００１３】
図１８、図１９および図２０に、チャネル幅Ｗを０．２１μｍ（一定）、ゲート長Ｌを０．２１μｍ、０．３５μｍ（２種類）に選んでＭＯＳトランジスタを設計した場合のＳＰＩＣＥシミュレーションで得られる「ＷＥＡＫ」、「ＮＯＭＩＮＡＬ」、「ＳＴＲＯＮＧ」の３つのモデルにおける周囲温度−４０゜ＣでのＩD−VGS特性をそれぞれ示す。たとえば図１８に示すように、各特性曲線のリニア領域と重なる直線を引いて電圧軸と交わる点の電圧値で当該特性曲線に対応するしきい値電圧Ｖthを近似することができる。
【００１４】
プロセスの変動により素子の特性にはある程度のばらつきがある。本例において、ＷＥＡＫモデルは、そのようなばらつきの中でも、相対的にしきい値電圧Vthが高くて電流駆動能力の小さい（弱い）特性を有しているものである。逆に、ＳＴＲＯＮＧモデルは、相対的にしきい値電圧Vthが低くて電流駆動能力の大きい（強い）特性を有しているものである。ＮＯＭＩＮＡＬモデルは、中間の特性を有しているものである。なお、通常の汎用製品のＴa仕様は０〜７０゜Ｃであるが、通信用ＩＣでは−４０〜８５゜Ｃであり、−４０゜Ｃが動作保証上最も厳しい温度条件といえる。
【００１５】
これらの図１８、図１９および図２０からわかるように、電源電圧（ゲート・ソース電圧ＶGSにほぼ相当）が０．９ボルト近辺まで低くなると、ゲート長０．２１μｍのＭＯＳトランジスタにおいては、逆ショートチャネル効果によって高められたしきい値電圧Ｖthがこの電源電圧付近にあるため、サブスレショルド領域で動作するようになる。このサブスレショルド領域では、Ｓファクタが約８０ｍボルト／ｄｅｃで与えられるため、０．０８ボルトの電圧低下でもリーク電流が一桁下がってしまう。したがって、本来の駆動電流ではなくサブスレショルド電流で動作が律則される。
【００１６】
一方、０．９ボルト近辺の低電源電圧でも、ゲート長０．３５μｍのＭＯＳトランジスタにおいては、逆ショートチャネル効果の影響がなく（ショートチャネル効果の影響もなく）、しきい値電圧Ｖthが比較的低いため（約０．７６ボルト）、実質的にリニア領域での動作を維持できる。
【００１７】
したがって、従来のレシオ回路では、サブスレショルド領域で動作する駆動側ＭＯＳトランジスタ２０２とリニア領域で動作する負荷側ＭＯＳトランジスタ２０６とが電気的に衝突することになり、所期の動作つまり両者間のノード２１０の電位が駆動側の基準電位側に寄るという図式が保証されない。つまり、コンダクタンスまたはオン抵抗の比に基づいて動作を決めるという設計手法がもはや成り立たなくなっている。
【００１８】
上記のような問題に対しては、低電源電圧下での駆動側ＭＯＳトランジスタ２０２の電流駆動能力を高めるべく、そのチャネル幅Ｗを一層増加させることも考えられる。しかし、上記のようなＳファクタでの電流駆動能力の低下を補償するとなると、チャネル幅Ｗはレイアウト上非現実的な大きさとなってしまう。
【００１９】
また、現状では、１ボルト以下の低電源電圧と、たとえば１．８ボルトの通常電源電圧とが併用される仕様になっている。したがって、低電源電圧での動作保証だけで済むものではなく通常電源電圧における性能動作を低下させるわけにはいかない。しかるに、駆動側ＭＯＳトランジスタ２０２においてチャネル幅Ｗを大幅に増大させたならば、ゲート容量の増大を来し、通常電源電圧動作時の性能（消費電力、スピード等）が劣化してしまう。
【００２０】
また、設計データベースやセルライブリの面でも、通常電圧動作用と低電圧動作用の２種類を用意してそれぞれ使い分けることは不便である。
【００２１】
本発明は、かかる従来技術の問題点を解決するものであり、低電源電圧での動作保証を向上させるラッチ回路を提供することを目的とする。
【００２２】
本発明の別の目的は、逆ショートチャネル効果を積極的に利用して、低電源電圧下（サブスレショルド領域）での安定動作を保証するようにしたラッチ回路を提供することにある。
【００２３】
本発明の他の目的は、１ボルト以下の電圧を含む広範囲の電源電圧にわたって安定動作を保証するようにしたラッチ回路を提供することにある。
【００２４】
本発明の他の目的は、回路面積の増大を必要最小限に抑えて低電源電圧下での安定動作を保証するようにしたラッチ回路を提供することにある。
【００３０】
【課題を解決するための手段】
本発明の第１の観点におけるラッチ回路は、単一のチャネルを有し、ソース端子が第１の電位を与える第１の基準電圧端子に接続されている第１導電型の第１のＭＯＳトランジスタと、入力端子が前記第１のＭＯＳトランジスタのドレイン端子に接続されている第１のトランスファゲートと、入力端子が前記第１のＭＯＳトランジスタのゲート端子に接続されている第２のトランスファゲートと、 互いに縦続接続された複数のチャネルを有し、ソース端子が前記第１の電位と異なる第２の電位を与える第２の基準電圧端子に接続され、ドレイン端子が前記第１のトランスファゲートの出力端子に接続されている第２導電型の第２のＭＯＳトランジスタと、ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記第２のＭＯＳトランジスタのゲート端子に接続された第１導電型の第３のＭＯＳトランジスタと、入力端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第２のトランスファゲートの出力端子と前記第２のＭＯＳトランジスタのゲート端子とに接続されているインバータとを含み、 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、前記第１のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが共にサブスレショルド領域で動作するときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きい。
【００３１】
上記第１の観点におけるラッチ回路においては、第１のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられ、かつ第２のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられている状態の下で、第１及び第２のトランスファゲートが同時にオンしたときは、共に逆ショートチャネル効果により高められたしきい値を有する第１および第２のＭＯＳトランジスタがオン状態で電気的に衝突する。両ＭＯＳトランジスタのしきい値電圧が近似しているため、しきい値電圧付近の低電源電圧の下では、両ＭＯＳトランジスタが共にサブスレショルド領域で動作する。
本発明のラッチ回路においては、第１のＭＯＳトランジスタの単一のチャネルのチャネル長と第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共にサブスレショルド領域でオン状態となるときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きいので、第１のＭＯＳトランジスタの電流駆動能力が勝り、両ＭＯＳトランジスタ間のノードの電位は第１のＭＯＳトランジスタ側の電位つまり第１の基準電圧端子の電位に寄る。このように、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共に導通状態となってインバータの入力信号のレベルが遷移する際の当該遷移動作が一義的で確実に行われる。
また、本発明のラッチ回路においては、第２のＭＯＳトランジスタが１つのトランジスタ素子領域内に縦続接続された複数のチャネルを有する構成であるから、複数個のＭＯＳトランジスタを縦続する構成に比して回路面積を格段に小さくすることができる。
【００３２】
本発明の好適な一態様においては、上記のラッチ回路が、逆ショートチャネル効果を奏する単一のチャネルを有し、ソース端子が第１の基準電圧端子に接続され、ドレイン端子が前記第１のＭＯＳトランジスタのゲート端子に接続された第１導電型の第４のＭＯＳトランジスタを更に有する。この場合は、インバータが、それぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数のチャネルを有し、ソース端子が第２の基準電圧端子に接続され、ドレイン端子が第２のＭＯＳトランジスタのゲート端子に接続されている第２導電型の第５のＭＯＳトランジスタを含む。そして、第４のＭＯＳトランジスタの単一のチャネルのチャネル長と第５のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しいという構成が採られる。
【００３３】
本発明の第２の観点におけるラッチ回路は、単一のチャネルを有し、ソース端子が第１の電位を与える第１の基準電圧端子に接続されている第１導電型の第１のＭＯＳトランジスタと、入力端子が前記第１のＭＯＳトランジスタのドレイン端子に接続されているトランスファゲートと、互いに縦続接続された複数のチャネルを有し、ソース端子が前記第１の電位と異なる第２の電位を与える第２の基準電圧端子に接続され、ドレイン端子が前記トランスファゲートの出力端子に接続されている第２導電型の第２のＭＯＳトランジスタと、入力端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第２のＭＯＳトランジスタのゲート端子に接続されているインバータと、ソース端子が前記第２の基準電圧端子に接続され、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に前記第１のＭＯＳトランジスタのゲート端子と同一のゲート電圧が与えられる第２導電型の第３のＭＯＳトランジスタと、ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に前記第２のＭＯＳトランジスタのゲート端子と同一のゲート電圧が与えられる第１導電型の第４のＭＯＳトランジスタとを有し、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、前記第１のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが共にサブスレショルド領域で動作するときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きい。
【００３４】
上記第２の観点におけるラッチ回路においては、第１のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられ、かつ第２のＭＯＳトランジスタのゲート端子に当該ＭＯＳトランジスタを導通状態にする所定の電圧が与えられている状態の下で、トランスファゲートが同時にオンするときは、共に逆ショートチャネル効果により高められたしきい値を有する第１および第２のＭＯＳトランジスタがオン状態で電気的に衝突する。両ＭＯＳトランジスタのしきい値電圧が近似しているため、しきい値電圧付近の低電源電圧の下では、両ＭＯＳトランジスタが共にサブスレショルド領域で動作する。
本発明のラッチ回路においては、第１のＭＯＳトランジスタの単一のチャネルのチャネル長と第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共にサブスレショルド領域でオン状態となるときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きいので、第１のＭＯＳトランジスタの電流駆動能力が勝り、両ＭＯＳトランジスタ間のノードの電位は第１のＭＯＳトランジスタ側の電位つまり第１の基準電圧端子の電位に寄る。このように、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが共に導通状態となってインバータの入力信号のレベルが遷移する際の当該遷移動作が一義的で確実に行われる。
また、本発明のラッチ回路においては、第２のＭＯＳトランジスタが１つのトランジスタ素子領域内に縦続接続された複数のチャネルを有する構成であるから、複数個のＭＯＳトランジスタを縦続する構成に比して回路面積を格段に小さくすることができる。
【００３５】
本発明の好適な一態様においては、第３のＭＯＳトランジスタが逆ショートチャネル効果を奏する単一のチャネルを有し、第４のＭＯＳトランジスタがそれぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数のチャネルを有し、第３のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第４のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しい。
【００３６】
本発明の別の好適な一態様においては、第２のＭＯＳトランジスタが、第１導電型の半導体層と、この半導体層の主面に形成された第２導電型のソース領域と、半導体層の主面に形成された第２導電型のドレイン領域と、半導体層の主面に形成され、ソース領域とドレイン領域との間にそれら各々の領域から予め定められた間隔を置いて配置された中間領域と、半導体層上に絶縁膜を介してソース領域と中間領域との間とドレイン領域と中間領域との間に形成され、互いに接続されている複数のゲート電極とを含む。
【００３７】
【発明の実施の形態】
以下、図１〜図１３を参照して本発明の実施例を説明する。
【００３８】
図１に、本発明の一実施例によるＣＭＯＳ型レシオ回路の回路構成を示す。 このレシオ回路では、一方のＣＭＯＳ回路１０のＮチャネルＭＯＳトランジスタ１２が駆動素子を構成し、他方のＣＭＯＳ回路１６のＰチャネルＭＯＳトランジスタ１８が負荷素子を構成する。これら駆動側のＮチャネルＭＯＳトランジスタ１２および負荷側のＰチャネルＭＯＳトランジスタ１６のそれぞれのドレイン端子は、ＮチャネルＭＯＳトランジスタからなるトランスファゲート２２を介して互いに電気的に接続されている。
【００３９】
ＣＭＯＳ回路１０において、ＮチャネルＭＯＳトランジスタ１２のソース端子はグランド電位の端子に接続されており、ＰチャネルＭＯＳトランジスタ１４のソース端子は電圧Ｖddの電源電圧端子に接続され、ドレイン端子がＮチャネルＭＯＳトランジスタ１２のドレイン端子に接続されている。両ＭＯＳトランジスタ１２，１４のゲート端子には同一の信号または電圧が与えられる。
【００４０】
ＣＭＯＳ回路１６において、ＰチャネルＭＯＳトランジスタ１８のソース端子は電源電圧Ｖddの電源端子に接続されており、ＮチャネルＭＯＳトランジスタ２０のソース端子はグランド電位の端子に接続され、ドレイン端子がＰチャネルＭＯＳトランジスタ１８のドレイン端子に接続されている。両ＭＯＳトランジスタ１８，２０のゲート端子には同一の信号または電圧が与えられる。
【００４１】
ＣＭＯＳ回路１６のノード２４は、このレシオ回路の出力端子として他の回路または素子（図示せず）に接続されてよい。
【００４２】
このレシオ回路において、駆動側のＭＯＳトランジスタ１２は、逆ショートチャネル効果を奏する単一のチャネルＣＨaを有している。たとえば、上記したような０．２１μｍのゲート長をデザインルールとする最近のプロセステクノロジーを適用する場合は、この駆動側ＭＯＳトランジスタ１２のゲート長をデザインルールの最小ゲート長寸法（０．２１μｍ）近辺に設定してよい。
【００４３】
一方、負荷側のＭＯＳトランジスタ１８は、それぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数たとえば２つののチャネルＣＨb1，ＣＨb2を有している。上記プロセステクノロジーを適用する場合、この負荷側ＭＯＳトランジスタ１８のゲート長も最小ゲート長寸法（０．２１μｍ）近辺に設定してよい。
【００４４】
いま、駆動側および負荷側の両ＭＯＳトランジスタ１２，１８が共にオンになっている状態の下で、トランスファゲート２２をオンにする。そうすると、電源電圧Ｖddの電源端子→負荷側のＰチャネルＭＯＳトランジスタ１８→トランスファゲート２４→駆動側のＮチャネルＭＯＳトランジスタ１２→グランド端子の経路で電流ｉが流れる。
【００４５】
このレシオ回路では、上記のように、駆動側ＭＯＳトランジスタ１２が通常の単一チャネル構造であるのに対し、負荷側ＮチャネルＭＯＳトランジスタ１２が縦続接続された複数または多段チャネル構造であるから、負荷側ＭＯＳトランジスタ１８のオン抵抗を駆動側ＭＯＳトランジスタ１２のオン抵抗よりも十分大きな値に設定することができる。
【００４６】
これにより、両ＭＯＳトランジスタ１２，１８のしきい値電圧Ｖthよりも十分高い通常の電源電圧Ｖddの下で両者がオン状態で電気的に衝突したときは、両者のオン抵抗またはコンダクタンスの比でノード２４の電位が決定され、駆動側のＭＯＳトランジスタ１２側の基準電圧（グランド電位）寄りの出力電圧が得られる。
【００４７】
また、両ＭＯＳトランジスタ１２，１８のしきい値電圧Ｖth付近の低電源電圧Ｖddの下で両者がオン状態で電気的に衝突したときは、両者ともサブスレショルド領域で動作することになり、負荷側ＭＯＳトランジスタ１８のオン抵抗が駆動側ＭＯＳトランジスタ１２のオン抵抗よりも十分大きい分、駆動側ＭＯＳトランジスタ１２の電流駆動能力が負荷側ＭＯＳトランジスタ１８のそれよりも勝り、両者間のノード２４には駆動側のＭＯＳトランジスタ１２側の基準電圧（グランド電位）寄りの出力電圧が得られる。
【００４８】
このように、このレシオ回路では、通常の電源電圧だけでなくしきい値電圧付近の低電源電圧でも安定した動作を保証できる。
【００４９】
図２に、負荷側ＭＯＳトランジスタ１８を含むＣＭＯＳ回路１６のレイアウト例を示す。図３に、図２のIII−III線についての断面図を示す。
【００５０】
負荷側ＭＯＳトランジスタ１８は、Ｐ型シリコン基板３０の一主面に形成されたＮ型のウエル３２内に形成される。このＭＯＳトランジスタ１８では、Ｎウエル３２の主面にゲート長Ｌbまたはチャネル長に相当する間隔を置いて一列に不純物拡散によるＰ+型のソース領域３４、中間領域３６およびドレイン領域３８が形成される。
【００５１】
ソース領域３４と中間領域３６との間、および中間領域３６とドレイン領域３８との間のＮウエル３２の主面上には薄いゲート酸化膜（SiO2）４０が形成され、このゲート酸化膜４０上にカスケード接続されたたとえばポリシリコンからなるゲート電極４２(1)，４２(2)が形成される。これにより、ソース領域３４と中間領域３６との間にＰ型チャネルＣＨb1が形成され、中間領域３６とドレイン領域３８との間にＰ型チャネルＣＨb2が形成される。
【００５２】
このＭＯＳトランジスタ１８では、ソース領域３４、中間領域３６、ドレイン領域３８の各領域がＬＤＤ構造で形成される。このため、ゲート電極４２(1)，４２(2)の端部に近接する各領域３４，３６，３８の端部に、ゲート酸化膜４０と接する浅い低不純物濃度のＰ-領域４４が形成される。そして、逆ショートチャネル効果を高めるために、図１５に示すような斜め入射角のイオン注入法を用いて該Ｐ-領域４４の下に低不純物濃度のＮ-領域４６が形成される。
【００５３】
なお、ＬＤＤ構造においては、このＮ-領域４６形成のための斜め入射角のイオン注入工程を、Ｐ-領域４６形成のためのイオン注入工程の後で行う。Ｎ-領域４６を形成した後に、ゲート電極４２にサイドウォールを形成して、Ｐ+ 領域３４，３６，３８形成のためのイオン注入工程を行う。
【００５４】
上記したように、このＭＯＳトランジスタ１８のゲート長Ｌbは、逆ショートチャネル効果を得るようにデザインルールの最小ゲート長寸法（０．２１μｍ）近辺に設定される。また、チャネル幅Ｗbも従来のものより相当小さい寸法としてよく、たとえば０．２８μｍ程度にすることができる。したがって、縦続接続された２つのチャネルＣＨb1、ＣＨb2を有するにもかかわらず、ＭＯＳトランジスタ１８のセル面積の増加はわずかである。
【００５５】
図２および図３には、ＮチャネルＭＯＳトランジスタ２０のレイアウトおよび断面構造も示されている。これと同様のレイアウトおよび断面構造を駆動側のＮチャネルＭＯＳトランジスタ１２が有していてよい。
【００５６】
ＮチャネルＭＯＳトランジスタ２０においては、Ｐ型シリコン基板３０の主面にゲート長Ｌcまたはチャネル長に相当する間隔を置いて不純物拡散によるN+型のソース領域４８およびドレイン領域５０が形成される。
【００５７】
ソース領域４８とドレイン領域５０との間のＰ型シリコン基板３０の主面上には薄いゲート酸化膜（SiO2）５２が形成され、このゲート酸化膜５２上に単一のゲート電極５４が形成される。これにより、ソース領域４８とドレイン領域５０との間に単一のＮ型チャネルＣＨcが形成される。
【００５８】
このＭＯＳトランジスタ２０においても、ソース領域４８およびドレイン領域５０がＬＤＤ構造で形成され、逆ショートチャネル効果を得るために各領域４８，５０のチャネル側端部にＮ-領域５６およびＰ-領域５８が形成される。
【００５９】
図２および図３において、６０は素子分離用のフィールド酸化膜（SiO2）、６２は中間絶縁膜、６４は保護絶縁膜、６６，６８，７０はたとえばアルミニウムからなる金属配線である。
【００６０】
図１のレシオ回路は一例であり、本発明は様々な形態のレシオ回路に適用可能である。
【００６１】
たとえば、図４のＣＭＯＳレシオ回路では、一方のＣＭＯＳ回路７２のＰチャネルＭＯＳトランジスタ７４が駆動素子を構成し、他方のＣＭＯＳ回路７６のＮチャネルＭＯＳトランジスタ７８が負荷素子を構成する。両ＣＭＯＳ回路７２，７６間の伝送ゲートには、ＮチャネルＭＯＳトランジスタ８０を用いている。このＮチャネルＭＯＳトランジスタ８０をＣＭＯＳトランスファゲートで置き換えることが可能である。
【００６２】
また、図５に示すように、図１のレシオ回路においてトランスファゲート２２を省き、駆動側ＭＯＳトランジスタ１２と負荷側ＭＯＳトランジスタ１８の両者を直接接続する構成も可能である。
【００６３】
また、図６の構成例では、負荷側のＮチャネルＭＯＳトランジスタ８２が各々逆ショートチャネル効果を奏する３つの縦続チャネルＣＨd1，ＣＨd2，ＣＨd3を有している。図７および図８に、このＭＯＳトランジスタ８２のレイアウトおよび断面構造を示す。
【００６４】
このＭＯＳトランジスタ８２では、Ｐ型シリコン基板８４の主面にゲート長Ｌdまたはチャネル長に相当する間隔を置いて一列に不純物拡散によるＮ+型のソース領域８６、中間領域８８，９０およびドレイン領域９２が形成される。
【００６５】
ソース領域８６と中間領域８８との間、両中間領域８８，９０の間および中間領域９０とドレイン領域９２との間のＰ型シリコン基板８４の主面上には薄いゲート酸化膜９４が形成され、このゲート酸化膜９４上にカスケード接続されたゲート電極９６(1)，９６(2) ，９６(3)が形成される。これにより、ソース領域８６と中間領域８８との間にＮ型チャネルＣＨd3が形成され、両中間領域８８，９０の間にＮ型チャネルＣＨd2が形成され、中間領域９０とドレイン領域９２との間にＮ型チャネルＣＨd1が形成される。
【００６６】
このＭＯＳトランジスタ８２においても、ソース領域８６、中間領域８８，９０およびドレイン領域９２がＬＤＤ構造で形成され、逆ショートチャネル効果を得るために各領域８６，８８，９０，９２のチャネル側端部にＮ-領域９８およびＰ-領域１００が形成される。
【００６７】
なお、本発明のレシオ回路は上記したようなＣＭＯＳ型に限るものではなく、単独型のＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタを駆動素子または負荷素子とすることが可能であり、駆動素子と負荷素子の双方をＮチャネルＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタとする構成も可能である。
【００６８】
次に、レシオ回路を用いる代表的なディジタル回路であるラッチ回路につき本発明の実施例を説明する。
【００６９】
図９に、本発明の適用可能なラッチ回路の一例を示す。このラッチ回路（１ビット分）において、互いにクロス接続（入力および出力が相手側の出力および入力にそれぞれ接続）された一対のインバータ１１０，１１２はデータラッチ回路を構成し、インバータ１１０の出力側のノード１１４にデータが保持される。
【００７０】
入力段のインバータ１１６は、入力した１ビットのデータＤinを論理反転させてノード１１４に書きこむための駆動素子である。より詳細には、このインバータ１１６はＣＭＯＳ回路からなり、その中のＮチャネルＭＯＳトランジスタがノード１１４に論理値０（Ｌレベル）のデータを書きこむための駆動素子として機能する。
【００７１】
このラッチ回路には、３つのＮチャネルＭＯＳトランジスタ１１８，１２０，１２２が設けられる。これらの中、ＮチャネルＭＯＳトランジスタ１１８は、インバータ１１０の入力側のノード１２４に論理値０（Ｌレベル）のデータを書きこみ、ひいてはノード１１４に論理値１（Ｈレベル）のデータを書きこむための駆動素子として機能する。ＮチャネルＭＯＳトランジスタ１２０，１２２はトランスファゲートとして機能し、クロック信号ＣＫの論理レベルに応じてオン・オフ動作する。出力段のインバータ１２６は出力バッファとして機能する。
【００７２】
図１０に、本発明の一実施例による３ＮＭＯＳトランジスタ型ラッチ回路の回路構成例を示す。この実施例のラッチ回路では、データラッチ回路のインバータ１１０，１１２がＣＭＯＳ回路からなり、それぞれのＰチャネルＭＯＳトランジスタ１２８，１３２が本発明による負荷素子用のＭＯＳトランジスタとして構成される。すなわち、これらのＰチャネルＭＯＳトランジスタ１２８，１３２は、それぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数たとえば２つのチャネル［ＣＨe1，ＣＨe2］、［ＣＨf1，ＣＨf2］を有する。
【００７３】
また、ＣＭＯＳインバータ１１０のＰチャネルＭＯＳトランジスタ１２８に対する駆動素子として機能するＣＭＯＳインバータ１１６のＮチャネルＭＯＳトランジスタ１３８は、逆ショートチャネル効果を奏する単一のチャネルＣＨgを有する。ＣＭＯＳインバータ１１２のＰチャネルＭＯＳトランジスタ１３２に対する駆動素子として機能する単独型のＮチャネルＭＯＳトランジスタ１１８も、逆ショートチャネル効果を奏する単一のチャネルＣＨhを有する。
【００７４】
このように、このシフトレジスタ回路には、２つのレシオ回路、つまりＣＭＯＳインバータ１１６のＮチャネルＭＯＳトランジスタ１３８を駆動素子とし、ＣＭＯＳインバータ１１０のＰチャネルＭＯＳトランジスタ１２８を負荷素子とする第１のレシオ回路１４０と、単独型のＮチャネルＭＯＳトランジスタ１１８を駆動素子とし、ＣＭＯＳインバータ１１２のＰチャネルＭＯＳトランジスタ１３２を負荷素子とする第２のレシオ回路１４２が含まれている。
【００７５】
いま、トランスファゲート１２０，１２２がオフ状態になっていて、データ保持ノード１１４には論理値１（Ｈレベル）のデータが保持されているとする。この時、データラッチ回路の一方のＣＭＯＳインバータ１１０では、ＰチャネルＭＯＳトランジスタ１２８がオン状態で、ＮチャネルＭＯＳトランジスタ１３０がオフ状態になっている。また、他方のＣＭＯＳインバータ１１２では、ＮチャネルＭＯＳトランジスタ１３４がオン状態で、ＰチャネルＭＯＳトランジスタ１３２がオフ状態になっている。
【００７６】
かかる状態の下で、入力バッファのＣＭＯＳインバータ１１６に論理値１（Ｈレベル）の入力データＤinが与えられ、かつトランスファゲート１２０，１２２に論理値１（Ｈレベル）のクロック信号ＣＫが与えられたとする。
【００７７】
そうすると、ＣＭＯＳインバータ１１６では、ＰチャネルＭＯＳトランジスタ１３６がオフで、ＮチャネルＭＯＳトランジスタ１３８がオン状態になる。またトランスファゲート１２０もオン状態になる。これにより、第１のレシオ回路１４０において、オン状態の駆動側ＮチャネルＭＯＳトランジスタ１３８とオン状態の負荷側ＰチャネルＭＯＳトランジスタ１２８とが互いに電気的に衝突する。
【００７８】
この第１のレシオ回路１４０は、上記した図１のレシオ回路と同様の構成を有し、同様の作用で動作する。したがって、電源電圧Ｖddが１ボルト以上の通常電圧であるときはもちろんのこと１ボルト以下のしきい値電圧近辺の低電圧であるときでも、駆動側ＮチャネルＭＯＳトランジスタ１３８の電流駆動能力が負荷側ＰチャネルＭＯＳトランジスタ１２８のそれよりも勝り、ノード１１４の電位は駆動側の基準電位（グランド電位Ｖss）にシフトする。
【００７９】
ノード１１４の電位がＶss側にシフトすると、ＣＭＯＳインバータ１１２において、ＮチャネルＭＯＳトランジスタ１３４がオフすると同時にＰチャネルＭＯＳトランジスタ１３２がオンし、ノード１２４の電位が論理値１（Ｈレベル）になる。これにより、ＣＭＯＳインバータ１１０においては、ＰチャネルＭＯＳトランジスタ１２８がオフすると同時に、ＮチャネルＭＯＳトランジスタ１３０がオンし、ノード１１４の電位がＶssまで引き下げられる。こうして、ノード１１４に論理値０（Ｌレベル）のデータが書き込まれる。
【００８０】
なお、第２のレシオ回路１４２は、駆動側のＮチャネルＭＯＳトランジスタ１１８がオフ状態に置かれるため、ディセーブル状態を保つ。また、トランスファゲート１２０がオフになっても、インバータ１１０，１１２におけるデータラッチ機能によりノード１１４のデータは保持される。
【００８１】
次に、かかる状態の下で、論理値０（Ｌレベル）の入力データＤinが与えられ、かつクロック信号ＣＫに応動してトランスファゲート１２０，１２２がオンしたとする。
【００８２】
この場合、ＣＭＯＳインバータ１１６では、ＰチャネルＭＯＳトランジスタ１３６がオンし、ＮチャネルＭＯＳトランジスタ１３８がオフになる。これにより、第２のレシオ回路において、駆動側のＮチャネルＭＯＳトランジスタ１１８のゲート端子に電源電圧Ｖddに近い論理値１（Ｈレベル）の電圧が与えられ、このトランジスタ１１８がオンになる。一方、この時、負荷側のＣＭＯＳインバータ１１２のＰチャネルＭＯＳトランジスタ１３２もオン状態に保持されている。したがって、駆動側および負荷側の両ＭＯＳトランジスタ１１８，１３２が共にオン状態でトランスファゲート１２２を介して電気的に衝突する。
【００８３】
この第２のレシオ回路１４２も、上記した図１のレシオ回路と同様の構成を有し、同様の作用で動作する。したがって、電源電圧Ｖddが１ボルト以上の通常電圧であるときはもちろんのこと１ボルト以下のしきい値電圧近辺の低電圧であるときでも、駆動側ＮチャネルＭＯＳトランジスタ１１８の電流駆動能力が負荷側ＰチャネルＭＯＳトランジスタ１３２のそれよりも勝り、両者間のノード１２４の電位は駆動側の基準電位（グランド電位Ｖss）側にシフトする。
【００８４】
ノード１２４の電位がＶss側にシフトすると、ＣＭＯＳインバータ１１０において、ＮチャネルＭＯＳトランジスタ１３０がオフすると同時にＰチャネルＭＯＳトランジスタ１２８がオンし、ノード１１４の電位が論理値１（Ｈレベル）になる。これにより、ＣＭＯＳインバータ１１２においては、ＰチャネルＭＯＳトランジスタ１３２がオフ状態に切り替わると同時に、ＮチャネルＭＯＳトランジスタ１３４がオン状態に切り替わり、ノード１２４の電位がＶss付近まで引き下げられる。こうして、ノード１１４に論理値１（Ｈレベル）のデータが書き込まれる。
【００８５】
なお、第１のレシオ回路１４０においては、ＣＭＯＳインバータ１１６のＰチャネルＭＯＳトランジスタ１３６がオンして電源電圧Ｖdd付近の電圧を出力するが、このＨレベルに対してＮチャネルＭＯＳトランジスタからなるトランスファゲート１２０がしきい値電圧分の電圧降下を与えるため、ノード１１４に対してほとんど駆動能力を持たない。このため、実質的に第１のレシオ回路１４０は低電圧下では作用しない。
【００８６】
表１に、図１０のラッチ回路における動作保証可能な電源電圧の下限値を示す。この表１のデータはＳＰＩＣＥシュミレーションで得られたものである。
【００８７】
表１において、「ＷＥＡＫ」はこのラッチ回路を構成するＭＯＳトランジスタの全てが上記ＷＥＡＫモデルである場合、「ＮＯＭＩＮＡＬ」は全ＭＯＳトランジスタが上記ＮＯＭＩＮＡＬモデルである場合、「ＳＴＲＯＮＧ」は全ＭＯＳトランジスタが上記ＳＴＲＯＮＧモデルである場合である。「ＮＳＰＷ」は、このラッチ回路を構成するＭＯＳトランジスタのうち、ＮチャネルＭＯＳトランジスタの全てが上記ＳＴＲＯＮＧモデルで、ＰチャネルＭＯＳトランジスタの全てが上記ＷＥＡＫモデルである場合である。「ＮＷＰＳ」は、反対に、ＮチャネルＭＯＳトランジスタが全て上記ＷＥＡＫモデルで、ＰチャネルＭＯＳトランジスタが全て上記ＳＴＲＯＮＧモデルである場合である。後述する表２〜４でも同様である。
【００８８】
【表１】
なお、ＳＰＩＣＥシュミレーションでは、各ＭＯＳトランジスタのゲート長Ｌとチャネル幅Ｗを次のような値に設定している。ＮチャネルＭＯＳトランジスタ１３８はＬ＝０．２１μｍ、Ｗ＝０．６３μｍ、ＮチャネルＭＯＳトランジスタ１１８はＬ＝０．２１μｍ、Ｗ＝０．８２μｍ、ＮチャネルＭＯＳトランジスタ１２０はＬ＝０．２１μｍ、Ｗ＝１．００μｍ、ＮチャネルＭＯＳトランジスタ１２２はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＮチャネルＭＯＳトランジスタ１３０はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＮチャネルＭＯＳトランジスタ１３４はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＰチャネルＭＯＳトランジスタ１３６はＬ＝０．２１μｍ、Ｗ＝０．９１μｍである。本発明による負荷素子のＰチャネルＭＯＳトランジスタ１２８、１３２は、各チャネルＣＨe1、ＣＨe2、ＣＨf2、ＣＨf3につきＬ＝０．２１μｍ、Ｗ＝０．２８μｍであり、各中間領域のチャネル長方向の寸法を０．２８μｍに選んでいる。
【００９０】
このＳＰＩＣＥシュミレーションでは、１２５゜Ｃ、２５゜Ｃ、０゜Ｃおよび−４０゜Ｃの各温度の下で、クロック信号ＣＫの周波数を２０ＭＨｚとし、電源電圧Ｖddを３．８ボルトから０．５ボルトまで除除に下げていき、上記ラッチ回路（図１０）が正常に機能しなくなるときの電源電圧値（下限値）を求めた。その結果、表１に示すように、ほとんどの場合で０．８０ボルト以下の動作保証を実現しており、たとえば、最も厳しい温度条件である−４０゜Ｃでも「ＭＯＭＩＮＡＬ」のモデルで０．７５ボルトまで動作可能である。
【００９１】
参考（比較）例として、従来の技法によって図９の３ＮＭＯＳトランジスタ型ラッチ回路を設計した場合の回路構成を図１１に示し、表２にこの従来回路について上記と同様のＳＰＩＣＥシュミレーションを行って得られた動作保証電圧の下限値を示す。
【００９２】
【表２】
この従来型ラッチ回路（図１１）では、第１および第２のレシオ回路１４０’，１４２’において負荷素子を構成するＣＭＯＳインバータ１１０，１１２のＰチャネルＭＯＳトランジスタ１４４，１４６がそれぞれ単一のチャネルＣＨh，ＣＨkを有している。これらＰチャネルＭＯＳトランジスタ１４４，１４６におけるゲート長Ｌとチャネル幅Ｗは、どちらもＬ＝０．３５μｍ、Ｗ＝０．５６μｍに設定している。また、ＣＭＯＳインバータ１１０のＮチャネルＭＯＳトランジスタ１４８においてはＬ＝１．０３μｍ、Ｗ＝０．４１μｍ、ＣＭＯＳインバータ１１２のＮチャネルＭＯＳトランジスタ１５０においてはＬ＝０．２１μｍ、Ｗ＝０．５６μｍに設定している。他のＭＯＳトランジスタは、図１０の各対応するＭＯＳトランジスタと同一寸法のゲート長Ｌおよびチャネル幅Ｗに設定している。
【００９４】
表２に示すように、この比較例のラッチ回路（図１１）では、０．９０ボルト付近で動作不能になる場合が多く、たとえば−４０゜Ｃで温度条件下で「ＭＯＭＩＮＡＬ」のモデルは０．９２ボルトが限界である。
【００９５】
このように、本発明を適用することで、図９のような３ＮＭＯＳトランジスタ型ラッチ回路の動作保証電圧を大幅に下げることができ、そのぶん消費電力を節減することができる。
【００９６】
図１２に、本発明の別の実施例によるラッチ回路の構成例を示す。このラッチ回路（１ビット分）には、ＣＭＯＳ回路１５２のＰチャネルＭＯＳトランジスタ１５４を駆動素子とし、ＣＭＯＳ回路１５８のＮチャネルＭＯＳトランジスタ１６２を負荷素子とする第１のレシオ回路と、ＣＭＯＳ回路１５２のＮチャネルＭＯＳトランジスタ１５６を駆動素子とし、ＣＭＯＳ回路１５８のＰチャネルＭＯＳトランジスタ１６０を負荷素子とする第２のレシオ回路とが含まれている。
【００９７】
両ＣＭＯＳ回路１５２，１５８はＣＭＯＳトランスファゲート１６４を介して互いに電気的に接続される。ＣＭＯＳトランスファゲート１６４にはインバータ１６６を介してクロック信号ＣＫが与えられる。ＣＭＯＳ回路１５８の出力端子（ドレイン端子）は出力バッファを兼ねるインバータ１６８の入力端子に接続され、インバータ１６８の出力端子がＣＭＯＳ回路１５８の入力端子（ゲート端子）に接続される。ＣＭＯＳ回路１５８の出力側のノード１７０に１ビットのデータがラッチされる。
【００９８】
本発明にしたがい、各々の駆動側ＭＯＳトランジスタ１５４，１５６は逆ショートチャネル効果を奏する単一のチャネルＣＨm，ＣＨnを有しており、各負荷側のＭＯＳトランジスタ１６０，１６２はそれぞれ逆ショートチャネル効果を奏し、かつ互いに縦続接続された複数たとえば２つのチャネル［ＣＨp1，ＣＨp2］、［ＣＨq1，ＣＨq2］を有している。
【００９９】
このラッチ回路において、第１のレシオ回路は、上記した図４のレシオ回路とほぼ同様の構成を有し、同様に動作する。一方、第２のレシオ回路は、上記した図１のレシオ回路とほぼ同様の構成を有し、同様に動作する。したがって、このラッチ回路でも、通常の電源電圧だけでなくしきい値電圧付近の低電源電圧でも安定した動作を保証できる。
【０１００】
表３に、上記と同様のＳＰＩＣＥシュミレーションで得られた本実施例のラッチ回路（図１２）における動作保証電圧の下限値を示す。ここで、主要な各ＭＯＳトランジスタのゲート長Ｌとチャネル幅Ｗを次のような値に設定している。駆動側ではＰチャネルＭＯＳトランジスタ１５４がＬ＝０．２１μｍ、Ｗ＝０．９１μｍ、ＮチャネルＭＯＳトランジスタ１５６がＬ＝０．２１μｍ、Ｗ＝０．６３μｍである。ＣＭＯＳトランスファゲート１６４において、ＰチャネルＭＯＳトランジスタ１６５はＬ＝０．２１μｍ、Ｗ＝２．１０μｍ、ＮチャネルＭＯＳトランジスタ１６７はＬ＝０．２１μｍ、Ｗ＝１．０５μｍである。負荷側ではＰチャネルＭＯＳトランジスタ１６０が各チャネルＣＨp1、ＣＨp2につきＬ＝０．２１μｍ、Ｗ＝０．２８μｍであり、各中間領域のチャネル長方向の寸法は０．２８μｍである。
【０１０１】
【表３】
表３に示すように、この実施例のラッチ回路（図１２）では、０．７０近辺までの動作保証を実現しており、たとえば、最も厳しい温度条件である−４０゜Ｃで「ＭＯＭＩＮＡＬ」のモデルは０．７５ボルトまで動作可能である。このように、この実施例のラッチ回路でも、動作保証電圧を大幅に下げることができ、そのぶん消費電力を節減することができる。
【０１０３】
参考（比較）例として、上記実施例のラッチ回路（図１２）に対応する従来の回路の構成を図１３に示し、表４にこの従来回路について上記と同様のＳＰＩＣＥシュミレーションを行って得られた動作保証電圧の下限値を示す。
【０１０４】
【表４】
この従来回路（図１３）では、負荷側のＣＭＯＳインバータ１７２におけるＰチャネルＭＯＳトランジスタ１７４およびＮチャネルＭＯＳトランジスタ１７６のいずれも単一のチャネルを有する。ゲート長Ｌおよびチャネル幅Ｗは、ＰチャネルＭＯＳトランジスタ１７４がＬ＝０．４２μｍ、Ｗ＝０．４２μｍ、ＮチャネルＭＯＳトランジスタ１７６がＬ＝０．９８μｍ、Ｗ＝０．４２μｍであり、、いずれも逆ショートチャネル効果の影響を受けない（ショートチャネル効果の影響もない）。他のＭＯＳトランジスタは、図１２の各対応するＭＯＳトランジスタと同一寸法のゲート長Ｌおよびチャネル幅Ｗに設定している。
【０１０６】
表４に示すように、参考例のラッチ回路（図１３）では、各場合において動作保証電圧の下限値がまだ高めにあり、温度特性もよくなく、たとえば−４０゜Ｃの温度条件下で「ＭＯＭＩＮＡＬ」のモデルは０．９６ボルトが限界である。
【０１０７】
本発明のレシオ回路は、上記したようなラッチ回路以外にも種々の保持回路またはシフトレジスタに適用可能であり、さらにはデータ伝送回路にも適用可能である。本発明によるＭＯＳトランジスタも、上記したレシオ回路やラッチ回路等に限定されるものではなく、種々の回路に使用可能である。
【０１０８】
【発明の効果】
以上説明したように、本発明のラッチ回路によれば、低電源電圧下（サブスレショルド領域）での動作保証を向上させることが可能であり、特に逆ショートチャネル効果を積極的に利用して低電源電圧下での安定動作を保証することができる。また、１ボルト以下の電圧を含む広範囲の電源電圧にわたって安定動作を保証することも可能であり、回路面積の増大を必要最小限に抑えて低電源電圧下での安定動作を保証することも可能である。
【図面の簡単な説明】
【図１】本発明の一実施例によるレシオ回路の回路構成を示す回路図である。
【図２】実施例のレシオ回路のレイアウトを示す図である。
【図３】実施例のレシオ回路の半導体デバイス断面構造を示す図２のIII−III線断面図である。
【図４】本発明の別の実施例によるレシオ回路の回路構成を示す回路図である。
【図５】本発明の他の実施例によるレシオ回路の回路構成を示す回路図である。
【図６】本発明の他の実施例によるレシオ回路の回路構成を示す回路図である。
【図７】図６のレシオ回路の要部のレイアウトを示す図である。
【図８】図６のレシオ回路の要部の半導体デバイス断面構造を示す図７のVIII−VIII線断面図である。
【図９】本発明の適用可能なラッチ回路の一例を示す回路図である。
【図１０】本発明の一実施例による図９のラッチ回路の回路構成例を示す回路図である。
【図１１】比較例として従来の技法による図９のラッチ回路の回路構成を示す回路図である。
【図１２】本発明の別の実施例によるラッチ回路の回路構成例を示す回路図である。
【図１３】図１２のラッチ回路に対応する従来の回路構成を示す回路図である。
【図１４】ＭＯＳトランジスタにおけるショートチャネル効果および逆ショートチャネル効果を示す図である。
【図１５】逆ショートチャネル効果を得るためのＭＯＳトランジスタ構造および工程を示す図である。
【図１６】従来のレシオ回路の回路構成を示す回路図である。
【図１７】図１６のレシオ回路の要部ノレイアウトを示す図である。
【図１８】ＭＯＳトランジスタの一シミュレーションモデルのおけるＩD−ＶGS特性を示す図である。
【図１９】ＭＯＳトランジスタの一シミュレーションモデルにおけるＩD−ＶGS特性を示す図である。
【図２０】ＭＯＳトランジスタの一シミュレーションモデルにおけるＩD−ＶGS特性を示す図である。
【符号の説明】
１０，１６ ＣＭＯＳ回路
１２ 駆動側ＮチャネルＭＯＳトランジスタ
１８ 負荷側ＰチャネルＭＯＳトランジスタ
２２ トランスファゲート
３０ Ｐ型シリコン基板
３２ Ｎウエル
３４ ソース領域
３６ 中間領域
３８ ドレイン領域
４０ ゲート酸化膜
４２(1)，４２(2) ゲート電極
７４ 駆動側ＰチャネルＭＯＳトランジスタ
７８ 負荷側ＮチャネルＭＯＳトランジスタ
８２ 負荷側ＮチャネルＭＯＳトランジスタ
１１８，１３８ 駆動側ＮチャネルＭＯＳトランジスタ
１２０，１２２ トランスファゲート
１２８，１３２ 負荷側ＰチャネルＭＯＳトランジスタ
１５４ 駆動側ＰチャネルＭＯＳトランジスタ
１５６ 駆動側ＮチャネルＭＯＳトランジスタ
１６０ 負荷側ＰチャネルＭＯＳトランジスタ
１６２ 負荷側ＮチャネルＭＯＳトランジスタ
１６４ ＣＭＯＳトランスファゲート
Claims (7)
- 単一のチャネルを有し、ソース端子が第１の電位を与える第１の基準電圧端子に接続されている第１導電型の第１のＭＯＳトランジスタと、
入力端子が前記第１のＭＯＳトランジスタのドレイン端子に接続されている第１のトランスファゲートと、
入力端子が前記第１のＭＯＳトランジスタのゲート端子に接続されている第２のトランスファゲートと、
互いに縦続接続された複数のチャネルを有し、ソース端子が前記第１の電位と異なる第２の電位を与える第２の基準電圧端子に接続され、ドレイン端子が前記第１のトランスファゲートの出力端子に接続されている第２導電型の第２のＭＯＳトランジスタと、
ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記第２のＭＯＳトランジスタのゲート端子に接続された第１導電型の第３のＭＯＳトランジスタと、
入力端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第２のトランスファゲートの出力端子と前記第２のＭＯＳトランジスタのゲート端子とに接続されているインバータと、
を含み、
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、
前記第１のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが共にサブスレショルド領域で動作するときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きい、
ラッチ回路。 - 請求項１に記載のラッチ回路であって、
前記第２のＭＯＳトランジスタの複数のチャネルが、単一の不純物拡散領域を介して互いに縦続接続されている、
ラッチ回路。 - 請求項１又は２に記載のラッチ回路であって、
単一のチャネルを有し、ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第１のＭＯＳトランジスタのゲート端子に接続された第１導電型の第４のＭＯＳトランジスタを更に有し、
前記インバータが、互いに縦続接続された複数のチャネルを有し、ソース端子が前記第２の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのゲート端子に接続されている第２導電型の第５のＭＯＳトランジスタを含み、
前記第４のＭＯＳトランジスタ及び前記第５のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、
前記第４のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第５のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しい、
ラッチ回路。 - 単一のチャネルを有し、ソース端子が第１の電位を与える第１の基準電圧端子に接続されている第１導電型の第１のＭＯＳトランジスタと、
入力端子が前記第１のＭＯＳトランジスタのドレイン端子に接続されているトランスファゲートと、
互いに縦続接続された複数のチャネルを有し、ソース端子が前記第１の電位と異なる第２の電位を与える第２の基準電圧端子に接続され、ドレイン端子が前記トランスファゲートの出力端子に接続されている第２導電型の第２のＭＯＳトランジスタと、
入力端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第２のＭＯＳトランジスタのゲート端子に接続されているインバータと、
ソース端子が前記第２の基準電圧端子に接続され、ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に前記第１のＭＯＳトランジスタのゲート端子と同一のゲート電圧が与えられる第２導電型の第３のＭＯＳトランジスタと、
ソース端子が前記第１の基準電圧端子に接続され、ドレイン端子が前記第２のＭＯＳトランジスタのドレイン端子に接続され、ゲート端子に前記第２のＭＯＳトランジスタのゲート端子と同一のゲート電圧が与えられる第１導電型の第４のＭＯＳトランジスタと、
を有し、
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、
前記第１のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第２のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しく、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが共にサブスレショルド領域で動作するときに、前記第１のＭＯＳトランジスタの駆動能力が前記第２のＭＯＳトランジスタの駆動能力よりも大きい、
ラッチ回路。 - 請求項４に記載のラッチ回路であって、
前記第２のＭＯＳトランジスタの複数のチャネルが、単一の不純物拡散領域を介して互いに縦続接続されている、
ラッチ回路。 - 請求項４又は５に記載のラッチ回路であって、
前記第３のＭＯＳトランジスタが単一のチャネルを有し、
前記第４のＭＯＳトランジスタが互いに縦続接続された複数のチャネルを有し、
前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタが、逆ショートチャネル効果により高められたしきい値電圧を有し、
前記第３のＭＯＳトランジスタの単一のチャネルのチャネル長と前記第４のＭＯＳトランジスタの複数のチャネルのチャネル長とがそれぞれ等しい、
ラッチ回路。 - 請求項１乃至６の何れかに記載のラッチ回路であって、
前記第２のＭＯＳトランジスタが、
第１導電型の半導体層と、
前記半導体層の主面に形成された第２導電型のソース領域と、
前記半導体層の主面に形成された第２導電型のドレイン領域と、
前記半導体層の主面に形成され、前記ソース領域と前記ドレイン領域との間にそれら各々の領域から予め定められた間隔を置いて配置された中間領域と、
前記半導体層上に絶縁膜を介して前記ソース領域と前記中間領域との間と前記ドレイン領域と前記中間領域との間とに形成され、互いに接続されている複数のゲート電極と、
を含む、
ラッチ回路。
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