JPH01287960A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01287960A JPH01287960A JP63118008A JP11800888A JPH01287960A JP H01287960 A JPH01287960 A JP H01287960A JP 63118008 A JP63118008 A JP 63118008A JP 11800888 A JP11800888 A JP 11800888A JP H01287960 A JPH01287960 A JP H01287960A
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- film
- polycrystalline
- gate electrode
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルが少なくともフリップフロップ回
路とスイッチングトランジスタとにより構成されたメモ
リ装置に関する。
路とスイッチングトランジスタとにより構成されたメモ
リ装置に関する。
本発明は、メモリセルが少なくともフリップフロップ回
路とスイッチングトランジスタとにより構成されたメモ
リ装置において、上記フリップフロップ回路を構成する
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度が上記スイッチングトランジスタのゲート電極を
構成する半導体膜中の不純物濃度よりも高い、これによ
って、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
路とスイッチングトランジスタとにより構成されたメモ
リ装置において、上記フリップフロップ回路を構成する
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度が上記スイッチングトランジスタのゲート電極を
構成する半導体膜中の不純物濃度よりも高い、これによ
って、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
従来、メモリセルがフリップフロップ回路とスイッチン
グトランジスタとにより構成されたメモリ装置としては
スタティックRAM (Random Access
Memory)が知られている。このスタティックRA
Mにおいては、高抵抗多結晶シリコン(St)負荷型ス
タティックRAMが主流となっている。
グトランジスタとにより構成されたメモリ装置としては
スタティックRAM (Random Access
Memory)が知られている。このスタティックRA
Mにおいては、高抵抗多結晶シリコン(St)負荷型ス
タティックRAMが主流となっている。
第2図に示すように、この高抵抗多結晶St負荷型スタ
ティックRAMのメモリセルは、高抵抗多結晶Si抵抗
RI及びドライバトランジスタT1がら成るインバータ
と高抵抗多結晶Si抵抗R2及びドライバトランジスタ
T2から成るインバータとの2個のインバータの一方の
出力を他方の入力に接続したフリップフロップ回路と、
セル外とのデータのやりとりのためのスイッチングトラ
ンジスタ(アクセストランジスタ)T3 、Ta とか
ら成る。
ティックRAMのメモリセルは、高抵抗多結晶Si抵抗
RI及びドライバトランジスタT1がら成るインバータ
と高抵抗多結晶Si抵抗R2及びドライバトランジスタ
T2から成るインバータとの2個のインバータの一方の
出力を他方の入力に接続したフリップフロップ回路と、
セル外とのデータのやりとりのためのスイッチングトラ
ンジスタ(アクセストランジスタ)T3 、Ta とか
ら成る。
符号WLはワード線、符号DL、DLはデータ線である
。VCCは電源を表す。
。VCCは電源を表す。
この高抵抗多結晶St負荷型スタティックRAMにおい
て良好なデータ保持特性を得るためには、ドライバトラ
ンジスタT、 、T2の電流駆動能力をスイッチングト
ランジスタT x 、T aの電流駆動能力の約2.5
倍以上とする必要がある。これは、ドライバトランジス
タT、、T、の電流駆動能力をスイッチングトランジス
タT s 、T 4の電流駆動能力よりも十分に大きく
しておかないと、ワード線WLでメモリセルを選択した
ときにこれらのドライバトランジスタT、 、T、がデ
ータ線DL、DLの電位の影響を受け、その結果データ
が反転してしまうおそれがあるためである。
て良好なデータ保持特性を得るためには、ドライバトラ
ンジスタT、 、T2の電流駆動能力をスイッチングト
ランジスタT x 、T aの電流駆動能力の約2.5
倍以上とする必要がある。これは、ドライバトランジス
タT、、T、の電流駆動能力をスイッチングトランジス
タT s 、T 4の電流駆動能力よりも十分に大きく
しておかないと、ワード線WLでメモリセルを選択した
ときにこれらのドライバトランジスタT、 、T、がデ
ータ線DL、DLの電位の影響を受け、その結果データ
が反転してしまうおそれがあるためである。
従来、上述のようにスイッチングトランジスタT、 、
T、に対するドライバトランジスタT、、T2の電流駆
動能力比を2.5倍以上とするためには、通常、ドライ
バトランジスタT+ 、Tz 及びスイッチングトラン
ジスタT z 、T aのチャネル長しはほぼ同一とし
、ドライバトランジスタT3、T2のチャネル幅Wをス
イッチングトランジスタT、 、T、のチャネル幅Wの
2.5倍以上としていた。
T、に対するドライバトランジスタT、、T2の電流駆
動能力比を2.5倍以上とするためには、通常、ドライ
バトランジスタT+ 、Tz 及びスイッチングトラン
ジスタT z 、T aのチャネル長しはほぼ同一とし
、ドライバトランジスタT3、T2のチャネル幅Wをス
イッチングトランジスタT、 、T、のチャネル幅Wの
2.5倍以上としていた。
ところで、上述のスタティックRAMの動作時消費電力
を低(するためには、特にデータ読み出し時にスイッチ
ングトランジスタ’I’:l 、Taを流れる電流を制
限するのが効果的である。このためには、これらのスイ
ッチングトランジスタT3、Taのゲート電極を構成す
るワード線WLの幅を太くすることによりチャネル長り
を大きくし、これによってW/Lを小さくするのが一つ
の方法である。
を低(するためには、特にデータ読み出し時にスイッチ
ングトランジスタ’I’:l 、Taを流れる電流を制
限するのが効果的である。このためには、これらのスイ
ッチングトランジスタT3、Taのゲート電極を構成す
るワード線WLの幅を太くすることによりチャネル長り
を大きくし、これによってW/Lを小さくするのが一つ
の方法である。
しかしながら、良好なデータ保持特性を得るために上述
のようにドライバトランジスタT、 、 T2のチャネ
ル幅WをスイッチングトランジスタT3、T、のチャネ
ル幅Wの2.5倍以上とした場合には、メモリセルのサ
イズが大きくなり、集積密度が低下してしまう。また、
動作時消費電力を低くするために上述のようにワード線
WLの幅を太くした場合も同様にメモリセルのサイズが
大きくなり、集積密度が低下してしまう。スイッチング
トランジスタT、 、T、のチャネル幅Wを小さくする
ことによりW/Lを小さ(することも考えられるが、加
工精度の限界から生じる制約やいわゆる狭チャネル効果
による制約があるため、このチャネル幅Wはあまり小さ
くすることはできない。
のようにドライバトランジスタT、 、 T2のチャネ
ル幅WをスイッチングトランジスタT3、T、のチャネ
ル幅Wの2.5倍以上とした場合には、メモリセルのサ
イズが大きくなり、集積密度が低下してしまう。また、
動作時消費電力を低くするために上述のようにワード線
WLの幅を太くした場合も同様にメモリセルのサイズが
大きくなり、集積密度が低下してしまう。スイッチング
トランジスタT、 、T、のチャネル幅Wを小さくする
ことによりW/Lを小さ(することも考えられるが、加
工精度の限界から生じる制約やいわゆる狭チャネル効果
による制約があるため、このチャネル幅Wはあまり小さ
くすることはできない。
以上のように、従来は、データ保持特性を改善したり動
作時消費電力を低減しようとすると集積密度が低下して
しまうという問題があった。
作時消費電力を低減しようとすると集積密度が低下して
しまうという問題があった。
従って本発明の目的は、良好なデータ保持特性を得るこ
とができるとともに動作時消費電力を低減することがで
き、しかも高集積密度化を図ることができるメモリ装置
を提供することにある。
とができるとともに動作時消費電力を低減することがで
き、しかも高集積密度化を図ることができるメモリ装置
を提供することにある。
〔課題を解決するための手段]
本発明は、メモリセルが少なくともフリップフロップ回
路とスイッチングトランジスタ(T 2、Ta)とによ
り構成されたメモリ装置において、フリップフロップ回
路を構成するトランジスタ(’r+ 、TZ )のゲー
ト電極(G1、Gz )を構成する半導体膜中の不純物
濃度がスイッチングトランジスタ(’r’l 、Ta
)のゲート電極(WL)を構成する半導体膜中の不純物
濃度よりも高いメモリ装置である。
路とスイッチングトランジスタ(T 2、Ta)とによ
り構成されたメモリ装置において、フリップフロップ回
路を構成するトランジスタ(’r+ 、TZ )のゲー
ト電極(G1、Gz )を構成する半導体膜中の不純物
濃度がスイッチングトランジスタ(’r’l 、Ta
)のゲート電極(WL)を構成する半導体膜中の不純物
濃度よりも高いメモリ装置である。
〔作用〕
MOS)ランジスタ(より一般的にはMISFET)の
電流駆動能力は次式のチャネルコンダクタンスgで表す
ことができる。
電流駆動能力は次式のチャネルコンダクタンスgで表す
ことができる。
g=□μC6X’ (Ve Vtn)ここで、μ
はキャリアの移動度、■Gはゲート電極に印加される電
圧(ゲート電圧)、■ア、はしきい値電圧である。また
、008′は見掛けのゲート絶縁膜容量であり、ゲート
電極と半導体基板とから成るMOSダイオードの等価的
な容量を示す。
はキャリアの移動度、■Gはゲート電極に印加される電
圧(ゲート電圧)、■ア、はしきい値電圧である。また
、008′は見掛けのゲート絶縁膜容量であり、ゲート
電極と半導体基板とから成るMOSダイオードの等価的
な容量を示す。
n型不純物がドープされた多結晶St膜によりゲート電
極が構成されたnチャネルMO3)ランジスタを例にと
って説明する。このnチャネルMOSトランジスタをオ
ンさせようとしてゲート電極に正電圧を印加すると、S
t基板側に空乏層と反転層(チャネル)とが形成される
。このとき、St基板中に形成されたチャネルにキャリ
ア(電子)が存在することにより、ゲート電極を構成す
る多結晶Si膜にも電界が作用する。この電界によって
、この多結晶Si膜中の電子はこの多結晶Si膜とゲー
ト絶縁膜との界面から離される方向の力を受ける。
極が構成されたnチャネルMO3)ランジスタを例にと
って説明する。このnチャネルMOSトランジスタをオ
ンさせようとしてゲート電極に正電圧を印加すると、S
t基板側に空乏層と反転層(チャネル)とが形成される
。このとき、St基板中に形成されたチャネルにキャリ
ア(電子)が存在することにより、ゲート電極を構成す
る多結晶Si膜にも電界が作用する。この電界によって
、この多結晶Si膜中の電子はこの多結晶Si膜とゲー
ト絶縁膜との界面から離される方向の力を受ける。
この場合、もしもこの多結晶Si腹中の不純物濃度が低
いと、この多結晶Si膜側にも空乏層が形成される。こ
の空乏層容量をCGで表すと、見掛けのゲート絶縁膜容
量Cox′はこの空乏層容量C0と本来のゲート絶縁膜
容量C0Xとの直列接続で表すことができ、 となる。ここで、ゲート電極を構成する多結晶St腹膜
中不純物濃度を高くするとC6は極めて大きくなるため
、Cox′−Coxである。これに対して、この多結晶
St腹膜中不純物濃度を低くしていくとC,は小さくな
るため、その寄与を無視することができなくなり、Co
x′は小さくなる。その結果、チャネルコンダクタンス
gが小さくなり、電流駆動能力が低下する。逆に言えば
、ゲート電極を構成する多結晶Si膜中の不純物濃度を
低くすればチャネルコンダクタンスgが小さくなってM
O3I−ランジスタの電流駆動能力を小さ(することが
できる。一方、この不純物濃度を高くすればチャネルコ
ンダクタンスgの値が大きくなってMOS)ランジスタ
の電流駆動能力を大きくすることができることがわかる
。
いと、この多結晶Si膜側にも空乏層が形成される。こ
の空乏層容量をCGで表すと、見掛けのゲート絶縁膜容
量Cox′はこの空乏層容量C0と本来のゲート絶縁膜
容量C0Xとの直列接続で表すことができ、 となる。ここで、ゲート電極を構成する多結晶St腹膜
中不純物濃度を高くするとC6は極めて大きくなるため
、Cox′−Coxである。これに対して、この多結晶
St腹膜中不純物濃度を低くしていくとC,は小さくな
るため、その寄与を無視することができなくなり、Co
x′は小さくなる。その結果、チャネルコンダクタンス
gが小さくなり、電流駆動能力が低下する。逆に言えば
、ゲート電極を構成する多結晶Si膜中の不純物濃度を
低くすればチャネルコンダクタンスgが小さくなってM
O3I−ランジスタの電流駆動能力を小さ(することが
できる。一方、この不純物濃度を高くすればチャネルコ
ンダクタンスgの値が大きくなってMOS)ランジスタ
の電流駆動能力を大きくすることができることがわかる
。
以上より、上記した手段のようにフリップフロップ回路
を構成するトランジスタのゲート電極を構成する半導体
膜中の不純物濃度をスイッチングトランジスタのゲート
電極を構成する半導体膜中の不純物濃度よりも高くする
ことにより、このスイッチングトランジスタに対するフ
リップフロップ回路を構成するトランジスタの電流駆動
能力比を十分に大きくすることができ、従って良好なデ
ータ保持特性を得ることができる二また、スイッチング
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度を低(選ぶことにより、このスイッチングトラン
ジスタの電流駆動能力を小さくすることができるので、
データ読み出し時にこのスイッチングトランジスタを流
れる電流を制限することができる。従って、動作時消費
電力を低減することができる。しかも、このようにゲー
ト電極を構成する半導体膜中の不純物濃度の選定により
良好なデータ保持特性を得ることができるとともに動作
時消費電力を低減することができるので、メモリセルの
サイズが増大することがない。
を構成するトランジスタのゲート電極を構成する半導体
膜中の不純物濃度をスイッチングトランジスタのゲート
電極を構成する半導体膜中の不純物濃度よりも高くする
ことにより、このスイッチングトランジスタに対するフ
リップフロップ回路を構成するトランジスタの電流駆動
能力比を十分に大きくすることができ、従って良好なデ
ータ保持特性を得ることができる二また、スイッチング
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度を低(選ぶことにより、このスイッチングトラン
ジスタの電流駆動能力を小さくすることができるので、
データ読み出し時にこのスイッチングトランジスタを流
れる電流を制限することができる。従って、動作時消費
電力を低減することができる。しかも、このようにゲー
ト電極を構成する半導体膜中の不純物濃度の選定により
良好なデータ保持特性を得ることができるとともに動作
時消費電力を低減することができるので、メモリセルの
サイズが増大することがない。
すなわち、上記した手段によれば、良好なデータ保持特
性を得ることができるとともに動作時消費電力を低減す
ることができ、しかも高集積密度化を図ることができる
。
性を得ることができるとともに動作時消費電力を低減す
ることができ、しかも高集積密度化を図ることができる
。
また、以上の効果はゲート電極をポリサイド膜により構
成することによって一層顕著となる。このポリサイド膜
は不純物をドープした多結晶St膜の上にモリブデンシ
リサイド(MoSiz )やタングステンシリサイド(
WSiz )のような高融点金属シリサイド膜を重ねた
ものである。この場合には、多結晶Si膜と高融点金属
シリサイド膜との間にショットキー(Schottky
)容量C3が形成される。
成することによって一層顕著となる。このポリサイド膜
は不純物をドープした多結晶St膜の上にモリブデンシ
リサイド(MoSiz )やタングステンシリサイド(
WSiz )のような高融点金属シリサイド膜を重ねた
ものである。この場合には、多結晶Si膜と高融点金属
シリサイド膜との間にショットキー(Schottky
)容量C3が形成される。
従って、ゲート電極をポリサイド膜により構成した場合
は、容量COX′はこのショットキー容量C8とゲート
電極側の空乏層容量CGとゲート絶縁膜容量C(IKと
の直列接続で表すことができ、となる。ここで、ポリサ
イド膜を構成する多結晶St腹膜中不純物濃度を高くす
ると03やCGは極めて大きくなるため、CQg ′!
=i COXである。これに対して、この多結晶St腹
中の不純物濃度を低くしていくとC8やCGは小さくな
るため、これらの寄与を無視することができなくなり、
C,、,1″は小さくなる。その結果、チャネルコンダ
クタンスgの値が低下し、電流駆動能力が低下すること
になる。なお、このポリサイド膜は多結晶Si膜に比べ
て低抵抗である点でも有利である。
は、容量COX′はこのショットキー容量C8とゲート
電極側の空乏層容量CGとゲート絶縁膜容量C(IKと
の直列接続で表すことができ、となる。ここで、ポリサ
イド膜を構成する多結晶St腹膜中不純物濃度を高くす
ると03やCGは極めて大きくなるため、CQg ′!
=i COXである。これに対して、この多結晶St腹
中の不純物濃度を低くしていくとC8やCGは小さくな
るため、これらの寄与を無視することができなくなり、
C,、,1″は小さくなる。その結果、チャネルコンダ
クタンスgの値が低下し、電流駆動能力が低下すること
になる。なお、このポリサイド膜は多結晶Si膜に比べ
て低抵抗である点でも有利である。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、高抵抗多結晶St負荷型スタテ
ィックRAMに本発明を適用した実施例である。
明する。この実施例は、高抵抗多結晶St負荷型スタテ
ィックRAMに本発明を適用した実施例である。
第1図Aは本発明の一実施例による高抵抗多結晶Si負
荷型スタティックRAMの平面構造を示し、第1図Bは
第1図AのB−B線に沿っての断面図を示す。なお、こ
の高抵抗多結晶St負荷型スタティックRAMのメモリ
セルの等価回路は第2図に示す通りである。
荷型スタティックRAMの平面構造を示し、第1図Bは
第1図AのB−B線に沿っての断面図を示す。なお、こ
の高抵抗多結晶St負荷型スタティックRAMのメモリ
セルの等価回路は第2図に示す通りである。
第1図A及び第1図Bに示すように、本実施例による高
抵抗多結晶Si負荷型スタティックRAMにおいては、
例えばp型Si基板のような半導体基板1の表面に例え
ばSiO□膜のようなフィールド絶縁膜2が選択的に形
成され、これによって素子間分離が行われている。この
フィールド絶縁膜2で囲まれた活性領域の表面には例え
ばSi0g膜のようなゲート絶縁膜3が形成され、この
ゲート絶縁膜3及び上記フィールド絶縁膜2の上に例え
ば−層目の多結晶Si膜から成るワード線WL及びゲー
ト電極G+ 、Gzが形成されている。
抵抗多結晶Si負荷型スタティックRAMにおいては、
例えばp型Si基板のような半導体基板1の表面に例え
ばSiO□膜のようなフィールド絶縁膜2が選択的に形
成され、これによって素子間分離が行われている。この
フィールド絶縁膜2で囲まれた活性領域の表面には例え
ばSi0g膜のようなゲート絶縁膜3が形成され、この
ゲート絶縁膜3及び上記フィールド絶縁膜2の上に例え
ば−層目の多結晶Si膜から成るワード線WL及びゲー
ト電極G+ 、Gzが形成されている。
一方、上記フィールド絶縁膜2で囲まれた活性領域中に
は、例えばn゛型のソース領域4〜7及びドレイン領域
8〜11が形成されている。このうち、ソース領域4及
びドレイン領域8は上記ゲート電極G+に対して自己整
合的に形成され、ソース領域5及びドレイン領域9は上
記ゲート電極Gzに対して自己整合的に形成されている
。また、ソース領域6.7及びドレイン領域10.11
は上記ワード線WLに対して自己整合的に形成されてい
る。なお、上記ソース領域6及びドレイン領域8は一体
的に形成されている。上記ゲート電極Gl 、ソース領
域4及びドレイン領域8により構成されるnチャネルM
ISFETによりドライバトランジスタT1が構成され
ている。同様に、上記ゲート電極G2、ソース領域5及
びドレイン領域9により構成されるnチャネルMISF
ETによりドライバトランジスタT2が構成され、上記
ワード線WL、ソース領域6及びドレイン領域10によ
り構成されるnチャネルMISFETによりスイッチン
グトランジスタT3が構成され、上記ワード線WL、ソ
ース領域7及びドレイン領域11により構成されるnチ
ャネルMISFETによりスイッチングトランジスタT
4が構成されている。
は、例えばn゛型のソース領域4〜7及びドレイン領域
8〜11が形成されている。このうち、ソース領域4及
びドレイン領域8は上記ゲート電極G+に対して自己整
合的に形成され、ソース領域5及びドレイン領域9は上
記ゲート電極Gzに対して自己整合的に形成されている
。また、ソース領域6.7及びドレイン領域10.11
は上記ワード線WLに対して自己整合的に形成されてい
る。なお、上記ソース領域6及びドレイン領域8は一体
的に形成されている。上記ゲート電極Gl 、ソース領
域4及びドレイン領域8により構成されるnチャネルM
ISFETによりドライバトランジスタT1が構成され
ている。同様に、上記ゲート電極G2、ソース領域5及
びドレイン領域9により構成されるnチャネルMISF
ETによりドライバトランジスタT2が構成され、上記
ワード線WL、ソース領域6及びドレイン領域10によ
り構成されるnチャネルMISFETによりスイッチン
グトランジスタT3が構成され、上記ワード線WL、ソ
ース領域7及びドレイン領域11により構成されるnチ
ャネルMISFETによりスイッチングトランジスタT
4が構成されている。
符号01〜C3は上記ゲート絶縁膜3に形成されたコン
タクトホールを示す、上記ゲート電極G。
タクトホールを示す、上記ゲート電極G。
の一端はこのコンタクトホールC1を通じて上記ドレイ
ン領域9にコンタクトしており、他端はコンタクトホー
ルC2を通じて上記ソース領域7にコンタクトしている
。また、上記ゲート電極GtはコンタクトホールC1を
通じて上記ソース領域6にコンタクトしている。符号1
2は例えば−層目の多結晶Si膜から成る接地線(ソー
ス線)を示す。この接地線12は上記コンタクトホール
C4を通じて上記ソース領域4にコンタクトしていると
ともに、上記コンタクトホールCsを通じて上記ソース
領域5にコンタクトしている。
ン領域9にコンタクトしており、他端はコンタクトホー
ルC2を通じて上記ソース領域7にコンタクトしている
。また、上記ゲート電極GtはコンタクトホールC1を
通じて上記ソース領域6にコンタクトしている。符号1
2は例えば−層目の多結晶Si膜から成る接地線(ソー
ス線)を示す。この接地線12は上記コンタクトホール
C4を通じて上記ソース領域4にコンタクトしていると
ともに、上記コンタクトホールCsを通じて上記ソース
領域5にコンタクトしている。
符号13は例えばSin、膜のような眉間絶縁膜を示す
。この眉間絶縁膜13にはコンタクトホールC,,C,
が形成されている。また、この眉間絶縁膜13の上には
電源電圧VCC供給用の配線14が形成されており、こ
の配線14は上記コンタクトホールC8を通じて上記ソ
ース領域6に、また上記コンタクトホールC7を通じて
上記ソース領域7にコンタクトしている。この配線14
の途中には高抵抗多結晶St低抵抗+ 、Rzが形成さ
れている。これらの配線14及び高抵抗多結晶Si抵抗
R,、R,は例えば二層目の多結晶St膜により形成さ
れている。この配線14を構成する多結晶Si膜には例
えばリン(P)のようなn型不純物が高濃度にドープさ
れており、一方、高抵抗多結晶St低抵R,、R,を構
成する多結晶St膜はノンドープである。
。この眉間絶縁膜13にはコンタクトホールC,,C,
が形成されている。また、この眉間絶縁膜13の上には
電源電圧VCC供給用の配線14が形成されており、こ
の配線14は上記コンタクトホールC8を通じて上記ソ
ース領域6に、また上記コンタクトホールC7を通じて
上記ソース領域7にコンタクトしている。この配線14
の途中には高抵抗多結晶St低抵抗+ 、Rzが形成さ
れている。これらの配線14及び高抵抗多結晶Si抵抗
R,、R,は例えば二層目の多結晶St膜により形成さ
れている。この配線14を構成する多結晶Si膜には例
えばリン(P)のようなn型不純物が高濃度にドープさ
れており、一方、高抵抗多結晶St低抵R,、R,を構
成する多結晶St膜はノンドープである。
符号15は例えばSin、膜のような二層目の眉間絶縁
膜を示す。この眉間絶縁膜15の上には、例えばアルミ
ニウム(AI)膜から成るデータ線DL、DL (第1
図Aにおいては図示せず)が形成されている。符号Cm
、Cvは上記層間絶縁膜15.13及びゲート絶縁膜3
に形成されたコンタクトホールを示す。上記データ線D
LはこのコンタクトホールC1を通じて上記ドレイン領
域10にコンタクトしており、また上記データ線■はこ
のコンタクトホールC5を通じて上記ドレイン領域11
にコンタクトしている。
膜を示す。この眉間絶縁膜15の上には、例えばアルミ
ニウム(AI)膜から成るデータ線DL、DL (第1
図Aにおいては図示せず)が形成されている。符号Cm
、Cvは上記層間絶縁膜15.13及びゲート絶縁膜3
に形成されたコンタクトホールを示す。上記データ線D
LはこのコンタクトホールC1を通じて上記ドレイン領
域10にコンタクトしており、また上記データ線■はこ
のコンタクトホールC5を通じて上記ドレイン領域11
にコンタクトしている。
本実施例においては、フリップフロップ回路を構成する
上記ドライバトランジスタT I、 T zのゲート電
極G+ 、Gzを構成する多結晶St模膜中不純物濃度
は、上記スイッチングトランジスタT2、T4のゲート
電極となるワード線WLを構成する多結晶Si膜中の不
純物濃度よりも十分に高(なっている。このため、既に
述べた原理により、上記スイッチングトランジスタT、
、T、のチャネルコンダクタンスgは小さく、従って
その電流駆動能力は小さい。これに対して、上記ドライ
バトランジスタTl5T2のチャネルコンダクタンスg
は太き(、従ってその電流駆動能力は大きい。
上記ドライバトランジスタT I、 T zのゲート電
極G+ 、Gzを構成する多結晶St模膜中不純物濃度
は、上記スイッチングトランジスタT2、T4のゲート
電極となるワード線WLを構成する多結晶Si膜中の不
純物濃度よりも十分に高(なっている。このため、既に
述べた原理により、上記スイッチングトランジスタT、
、T、のチャネルコンダクタンスgは小さく、従って
その電流駆動能力は小さい。これに対して、上記ドライ
バトランジスタTl5T2のチャネルコンダクタンスg
は太き(、従ってその電流駆動能力は大きい。
これによって、ゲート電極G、 、G、を構成する多結
晶Si腹中の不純物濃度及びワード線WLを構成する多
結晶St模膜中不純物濃度の選定により、ドライバトラ
ンジスタT I、 T zの電流駆動能力をスイッチン
グトランジスタT3、T4の電流駆動能力の2.5倍以
上とすることができ、従って良好なデータ保持特性を得
ることができる。また、データ読み出し時にスイッチン
グトランジスタT1、T4を流れる電流を制限すること
ができることから、動作時消費電力を低減することがで
きる。
晶Si腹中の不純物濃度及びワード線WLを構成する多
結晶St模膜中不純物濃度の選定により、ドライバトラ
ンジスタT I、 T zの電流駆動能力をスイッチン
グトランジスタT3、T4の電流駆動能力の2.5倍以
上とすることができ、従って良好なデータ保持特性を得
ることができる。また、データ読み出し時にスイッチン
グトランジスタT1、T4を流れる電流を制限すること
ができることから、動作時消費電力を低減することがで
きる。
しかも、ドライバトランジスタT I、 T zのチャ
ネル幅Wやワード線WLの幅を大きくすることなくこの
ように良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができるため、メモリ
セルのサイズは増大せず、従って高集積密度化を図るこ
とができる。
ネル幅Wやワード線WLの幅を大きくすることなくこの
ように良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができるため、メモリ
セルのサイズは増大せず、従って高集積密度化を図るこ
とができる。
次に、上述のように構成された本実施例による高抵抗多
結晶St負荷型スタティックRAMの製造方法の一例に
ついて説明する。
結晶St負荷型スタティックRAMの製造方法の一例に
ついて説明する。
第1図A及び第1図Bに示すように、まず半導体基vi
、1の表面を選択的に熱酸化してフィールド絶縁膜2を
形成した後、このフィ・−ルド絶縁膜2で囲まれた活性
領域の表面を熱酸化してゲート絶縁膜3を形成する。次
に、このゲート絶縁膜3及びフィールド絶縁膜2の所定
部分をエツチング除去してコンタクトホールCl” C
sを形成する。
、1の表面を選択的に熱酸化してフィールド絶縁膜2を
形成した後、このフィ・−ルド絶縁膜2で囲まれた活性
領域の表面を熱酸化してゲート絶縁膜3を形成する。次
に、このゲート絶縁膜3及びフィールド絶縁膜2の所定
部分をエツチング除去してコンタクトホールCl” C
sを形成する。
次に、例えばCVD法により全面に多結晶Si膜を形成
した後、この多結晶Si膜の全面に例えばPのようなn
型不純物をイオン注入等により低濃度にドープする。次
に、この多結晶Si膜のうちの後にワード線WLとなる
部分の表面を例えばフォトレジスト(図示せず)で覆っ
た後、このフォトレジストをマスクとしてこの多結晶S
i膜に例えばPのようなn型不純物をイオン注入等によ
り高濃度にドープする。この後、この多結晶Si膜をエ
ツチングによりパターンニングしてゲート電極G、 、
G2、ワード線WL及び接地線12を形成する。この
ようにして、不純物濃度が高い多結晶Si膜から成るゲ
ート電極C,、C,及び接地線12と、これらのゲート
電極G、、G、及び接地線12を構成する多結晶Si膜
よりも不純物濃度が低いワード線WLとが形成される。
した後、この多結晶Si膜の全面に例えばPのようなn
型不純物をイオン注入等により低濃度にドープする。次
に、この多結晶Si膜のうちの後にワード線WLとなる
部分の表面を例えばフォトレジスト(図示せず)で覆っ
た後、このフォトレジストをマスクとしてこの多結晶S
i膜に例えばPのようなn型不純物をイオン注入等によ
り高濃度にドープする。この後、この多結晶Si膜をエ
ツチングによりパターンニングしてゲート電極G、 、
G2、ワード線WL及び接地線12を形成する。この
ようにして、不純物濃度が高い多結晶Si膜から成るゲ
ート電極C,、C,及び接地線12と、これらのゲート
電極G、、G、及び接地線12を構成する多結晶Si膜
よりも不純物濃度が低いワード線WLとが形成される。
次に、フィールド絶縁膜2で囲まれた活性領域中にこれ
らのゲート電極G1、G2及びワード線WLをマスクと
して例えばヒ素(As)のようなn型不純物をイオン注
入することによりソース領域4〜7及びドレイン領域8
〜11を形成する。
らのゲート電極G1、G2及びワード線WLをマスクと
して例えばヒ素(As)のようなn型不純物をイオン注
入することによりソース領域4〜7及びドレイン領域8
〜11を形成する。
次に、例えばCVD法により眉間絶縁膜13を全面に形
成した後、この眉間絶縁膜13の所定部分をエツチング
除去してコンタクトホールC1、C7を形成する。次に
、例えばCVD法により全面に二層目の多結晶Si膜を
形成した後、この多結晶St膜のうちの後に高抵抗多結
晶Si抵抗R,、R2となる部分の表面を例えばSiO
□膜やフォトレジストにより覆い、これらをマスクとし
てこの多結晶Si膜に例えばPのようなn型不純物をイ
オン注入等により高濃度にドープする。この後、この多
結晶Si膜をエツチングによりパターンニングして配線
14及びこの配線14に接続された高抵抗多結晶Si抵
抗R+ 、Rtを形成する。次に、例えばCVD法によ
り眉間絶縁膜15を全面に形成した後、この眉間絶縁膜
15、眉間絶縁膜13及びゲート絶縁膜2の所定部分を
エツチング除去してコンタクトホールC,、C,を形成
する0次に、例えば蒸着法やスパッタ法により全面に例
えばAI膜を形成し、このAI膜をエツチングによりパ
ターンニングしてデータ線DL、DLを形成する。これ
によって、目的とする高抵抗多結晶St負荷型スタティ
ックRAMが完成される。
成した後、この眉間絶縁膜13の所定部分をエツチング
除去してコンタクトホールC1、C7を形成する。次に
、例えばCVD法により全面に二層目の多結晶Si膜を
形成した後、この多結晶St膜のうちの後に高抵抗多結
晶Si抵抗R,、R2となる部分の表面を例えばSiO
□膜やフォトレジストにより覆い、これらをマスクとし
てこの多結晶Si膜に例えばPのようなn型不純物をイ
オン注入等により高濃度にドープする。この後、この多
結晶Si膜をエツチングによりパターンニングして配線
14及びこの配線14に接続された高抵抗多結晶Si抵
抗R+ 、Rtを形成する。次に、例えばCVD法によ
り眉間絶縁膜15を全面に形成した後、この眉間絶縁膜
15、眉間絶縁膜13及びゲート絶縁膜2の所定部分を
エツチング除去してコンタクトホールC,、C,を形成
する0次に、例えば蒸着法やスパッタ法により全面に例
えばAI膜を形成し、このAI膜をエツチングによりパ
ターンニングしてデータ線DL、DLを形成する。これ
によって、目的とする高抵抗多結晶St負荷型スタティ
ックRAMが完成される。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ゲート電極G+ 、
GZ 、ワード線WL及び接地線12を多結晶Si膜に
より構成しているが、これらはポリサイド膜により構成
することも可能である。この場合には、これらのワード
線WL及び接地線12の配線抵抗をより低くすることが
できるので、これらのワード線WL及び接地線12を構
成する多結晶Si膜中の不純物濃度を小さくした場合の
配線抵抗による信号遅延を防止する観点から有利である
。
GZ 、ワード線WL及び接地線12を多結晶Si膜に
より構成しているが、これらはポリサイド膜により構成
することも可能である。この場合には、これらのワード
線WL及び接地線12の配線抵抗をより低くすることが
できるので、これらのワード線WL及び接地線12を構
成する多結晶Si膜中の不純物濃度を小さくした場合の
配線抵抗による信号遅延を防止する観点から有利である
。
また、上述の実施例においては、本発明を高抵抗多結晶
Si負荷型スタティックRAMに適用した場合について
説明したが、本発明は、メモリセルが少なくともフリッ
プフロップ回路とスイッチングトランジスタとにより構
成される各種のメモリ装置に適用することが可能である
。
Si負荷型スタティックRAMに適用した場合について
説明したが、本発明は、メモリセルが少なくともフリッ
プフロップ回路とスイッチングトランジスタとにより構
成される各種のメモリ装置に適用することが可能である
。
以上述べたように、本発明によれば、フリップフロップ
回路を構成するトランジスタのゲート電極を構成する半
導体層中の不純物濃度がスイッチングトランジスタのゲ
ート電極を構成する半導体層中の不純物濃度よりも高い
ので、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
回路を構成するトランジスタのゲート電極を構成する半
導体層中の不純物濃度がスイッチングトランジスタのゲ
ート電極を構成する半導体層中の不純物濃度よりも高い
ので、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
第1図Aは本発明の一実施例による高抵抗多結晶St負
荷型スタティックRAMを示す平面図、第1図Bは第1
図AのB−B線に沿っての断面図、第2図は高抵抗多結
晶Si負荷型スタティックRAMのメモリセルの等価回
路を示す回路図である。 図面における主要な符号の説明 1:半導体基板、 2:フィールド絶縁膜、 4〜7:
ソース領域、 8〜11ニドレイン領域、13.15
:層間絶縁膜、 WL:ワード線、G1.Gz :ゲ
ート電極、 DLSテT:データ線、 TI、Tz
:ドライバトランジスタ、T3、T4 ニスイツチング
トランジスタ。 代理人 弁理士 杉 浦 正 知 メしりセルf)等価1コ孕ト 第2図
荷型スタティックRAMを示す平面図、第1図Bは第1
図AのB−B線に沿っての断面図、第2図は高抵抗多結
晶Si負荷型スタティックRAMのメモリセルの等価回
路を示す回路図である。 図面における主要な符号の説明 1:半導体基板、 2:フィールド絶縁膜、 4〜7:
ソース領域、 8〜11ニドレイン領域、13.15
:層間絶縁膜、 WL:ワード線、G1.Gz :ゲ
ート電極、 DLSテT:データ線、 TI、Tz
:ドライバトランジスタ、T3、T4 ニスイツチング
トランジスタ。 代理人 弁理士 杉 浦 正 知 メしりセルf)等価1コ孕ト 第2図
Claims (1)
- 【特許請求の範囲】 メモリセルが少なくともフリップフロップ回路とスイッ
チングトランジスタとにより構成されたメモリ装置にお
いて、 上記フリップフロップ回路を構成するトランジスタのゲ
ート電極を構成する半導体膜中の不純物濃度が上記スイ
ッチングトランジスタのゲート電極を構成する半導体膜
中の不純物濃度よりも高いことを特徴とするメモリ装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63118008A JPH01287960A (ja) | 1988-05-14 | 1988-05-14 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63118008A JPH01287960A (ja) | 1988-05-14 | 1988-05-14 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01287960A true JPH01287960A (ja) | 1989-11-20 |
Family
ID=14725768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63118008A Pending JPH01287960A (ja) | 1988-05-14 | 1988-05-14 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01287960A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6090654A (en) * | 1996-06-29 | 2000-07-18 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a static random access memory cell |
-
1988
- 1988-05-14 JP JP63118008A patent/JPH01287960A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6090654A (en) * | 1996-06-29 | 2000-07-18 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a static random access memory cell |
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