JPH01287960A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01287960A JPH01287960A JP63118008A JP11800888A JPH01287960A JP H01287960 A JPH01287960 A JP H01287960A JP 63118008 A JP63118008 A JP 63118008A JP 11800888 A JP11800888 A JP 11800888A JP H01287960 A JPH01287960 A JP H01287960A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルが少なくともフリップフロップ回
路とスイッチングトランジスタとにより構成されたメモ
リ装置に関する。
路とスイッチングトランジスタとにより構成されたメモ
リ装置に関する。
本発明は、メモリセルが少なくともフリップフロップ回
路とスイッチングトランジスタとにより構成されたメモ
リ装置において、上記フリップフロップ回路を構成する
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度が上記スイッチングトランジスタのゲート電極を
構成する半導体膜中の不純物濃度よりも高い、これによ
って、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
路とスイッチングトランジスタとにより構成されたメモ
リ装置において、上記フリップフロップ回路を構成する
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度が上記スイッチングトランジスタのゲート電極を
構成する半導体膜中の不純物濃度よりも高い、これによ
って、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
従来、メモリセルがフリップフロップ回路とスイッチン
グトランジスタとにより構成されたメモリ装置としては
スタティックＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）が知られている。このスタティックＲＡ
Ｍにおいては、高抵抗多結晶シリコン（Ｓｔ）負荷型ス
タティックＲＡＭが主流となっている。
グトランジスタとにより構成されたメモリ装置としては
スタティックＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）が知られている。このスタティックＲＡ
Ｍにおいては、高抵抗多結晶シリコン（Ｓｔ）負荷型ス
タティックＲＡＭが主流となっている。
第２図に示すように、この高抵抗多結晶Ｓｔ負荷型スタ
ティックＲＡＭのメモリセルは、高抵抗多結晶Ｓｉ抵抗
ＲＩ及びドライバトランジスタＴ１がら成るインバータ
と高抵抗多結晶Ｓｉ抵抗Ｒ２及びドライバトランジスタ
Ｔ２から成るインバータとの２個のインバータの一方の
出力を他方の入力に接続したフリップフロップ回路と、
セル外とのデータのやりとりのためのスイッチングトラ
ンジスタ（アクセストランジスタ）Ｔ３ 、Ｔａ とか
ら成る。
ティックＲＡＭのメモリセルは、高抵抗多結晶Ｓｉ抵抗
ＲＩ及びドライバトランジスタＴ１がら成るインバータ
と高抵抗多結晶Ｓｉ抵抗Ｒ２及びドライバトランジスタ
Ｔ２から成るインバータとの２個のインバータの一方の
出力を他方の入力に接続したフリップフロップ回路と、
セル外とのデータのやりとりのためのスイッチングトラ
ンジスタ（アクセストランジスタ）Ｔ３ 、Ｔａ とか
ら成る。
符号ＷＬはワード線、符号ＤＬ、ＤＬはデータ線である
。ＶＣＣは電源を表す。
。ＶＣＣは電源を表す。
この高抵抗多結晶Ｓｔ負荷型スタティックＲＡＭにおい
て良好なデータ保持特性を得るためには、ドライバトラ
ンジスタＴ、 、Ｔ２の電流駆動能力をスイッチングト
ランジスタＴ ｘ 、Ｔ ａの電流駆動能力の約２．５
倍以上とする必要がある。これは、ドライバトランジス
タＴ、、Ｔ、の電流駆動能力をスイッチングトランジス
タＴ ｓ 、Ｔ ４の電流駆動能力よりも十分に大きく
しておかないと、ワード線ＷＬでメモリセルを選択した
ときにこれらのドライバトランジスタＴ、 、Ｔ、がデ
ータ線ＤＬ、ＤＬの電位の影響を受け、その結果データ
が反転してしまうおそれがあるためである。
て良好なデータ保持特性を得るためには、ドライバトラ
ンジスタＴ、 、Ｔ２の電流駆動能力をスイッチングト
ランジスタＴ ｘ 、Ｔ ａの電流駆動能力の約２．５
倍以上とする必要がある。これは、ドライバトランジス
タＴ、、Ｔ、の電流駆動能力をスイッチングトランジス
タＴ ｓ 、Ｔ ４の電流駆動能力よりも十分に大きく
しておかないと、ワード線ＷＬでメモリセルを選択した
ときにこれらのドライバトランジスタＴ、 、Ｔ、がデ
ータ線ＤＬ、ＤＬの電位の影響を受け、その結果データ
が反転してしまうおそれがあるためである。
従来、上述のようにスイッチングトランジスタＴ、 、
Ｔ、に対するドライバトランジスタＴ、、Ｔ２の電流駆
動能力比を２．５倍以上とするためには、通常、ドライ
バトランジスタＴ＋ 、Ｔｚ 及びスイッチングトラン
ジスタＴ ｚ 、Ｔ ａのチャネル長しはほぼ同一とし
、ドライバトランジスタＴ３、Ｔ２のチャネル幅Ｗをス
イッチングトランジスタＴ、 、Ｔ、のチャネル幅Ｗの
２．５倍以上としていた。
Ｔ、に対するドライバトランジスタＴ、、Ｔ２の電流駆
動能力比を２．５倍以上とするためには、通常、ドライ
バトランジスタＴ＋ 、Ｔｚ 及びスイッチングトラン
ジスタＴ ｚ 、Ｔ ａのチャネル長しはほぼ同一とし
、ドライバトランジスタＴ３、Ｔ２のチャネル幅Ｗをス
イッチングトランジスタＴ、 、Ｔ、のチャネル幅Ｗの
２．５倍以上としていた。
ところで、上述のスタティックＲＡＭの動作時消費電力
を低（するためには、特にデータ読み出し時にスイッチ
ングトランジスタ’Ｉ’：ｌ 、Ｔａを流れる電流を制
限するのが効果的である。このためには、これらのスイ
ッチングトランジスタＴ３、Ｔａのゲート電極を構成す
るワード線ＷＬの幅を太くすることによりチャネル長り
を大きくし、これによってＷ／Ｌを小さくするのが一つ
の方法である。
を低（するためには、特にデータ読み出し時にスイッチ
ングトランジスタ’Ｉ’：ｌ 、Ｔａを流れる電流を制
限するのが効果的である。このためには、これらのスイ
ッチングトランジスタＴ３、Ｔａのゲート電極を構成す
るワード線ＷＬの幅を太くすることによりチャネル長り
を大きくし、これによってＷ／Ｌを小さくするのが一つ
の方法である。
しかしながら、良好なデータ保持特性を得るために上述
のようにドライバトランジスタＴ、 、 Ｔ２のチャネ
ル幅ＷをスイッチングトランジスタＴ３、Ｔ、のチャネ
ル幅Ｗの２．５倍以上とした場合には、メモリセルのサ
イズが大きくなり、集積密度が低下してしまう。また、
動作時消費電力を低くするために上述のようにワード線
ＷＬの幅を太くした場合も同様にメモリセルのサイズが
大きくなり、集積密度が低下してしまう。スイッチング
トランジスタＴ、 、Ｔ、のチャネル幅Ｗを小さくする
ことによりＷ／Ｌを小さ（することも考えられるが、加
工精度の限界から生じる制約やいわゆる狭チャネル効果
による制約があるため、このチャネル幅Ｗはあまり小さ
くすることはできない。
のようにドライバトランジスタＴ、 、 Ｔ２のチャネ
ル幅ＷをスイッチングトランジスタＴ３、Ｔ、のチャネ
ル幅Ｗの２．５倍以上とした場合には、メモリセルのサ
イズが大きくなり、集積密度が低下してしまう。また、
動作時消費電力を低くするために上述のようにワード線
ＷＬの幅を太くした場合も同様にメモリセルのサイズが
大きくなり、集積密度が低下してしまう。スイッチング
トランジスタＴ、 、Ｔ、のチャネル幅Ｗを小さくする
ことによりＷ／Ｌを小さ（することも考えられるが、加
工精度の限界から生じる制約やいわゆる狭チャネル効果
による制約があるため、このチャネル幅Ｗはあまり小さ
くすることはできない。
以上のように、従来は、データ保持特性を改善したり動
作時消費電力を低減しようとすると集積密度が低下して
しまうという問題があった。
作時消費電力を低減しようとすると集積密度が低下して
しまうという問題があった。
従って本発明の目的は、良好なデータ保持特性を得るこ
とができるとともに動作時消費電力を低減することがで
き、しかも高集積密度化を図ることができるメモリ装置
を提供することにある。
とができるとともに動作時消費電力を低減することがで
き、しかも高集積密度化を図ることができるメモリ装置
を提供することにある。
〔課題を解決するための手段］
本発明は、メモリセルが少なくともフリップフロップ回
路とスイッチングトランジスタ（Ｔ ２、Ｔａ）とによ
り構成されたメモリ装置において、フリップフロップ回
路を構成するトランジスタ（’ｒ＋ 、ＴＺ ）のゲー
ト電極（Ｇ１、Ｇｚ ）を構成する半導体膜中の不純物
濃度がスイッチングトランジスタ（’ｒ’ｌ 、Ｔａ
）のゲート電極（ＷＬ）を構成する半導体膜中の不純物
濃度よりも高いメモリ装置である。
路とスイッチングトランジスタ（Ｔ ２、Ｔａ）とによ
り構成されたメモリ装置において、フリップフロップ回
路を構成するトランジスタ（’ｒ＋ 、ＴＺ ）のゲー
ト電極（Ｇ１、Ｇｚ ）を構成する半導体膜中の不純物
濃度がスイッチングトランジスタ（’ｒ’ｌ 、Ｔａ
）のゲート電極（ＷＬ）を構成する半導体膜中の不純物
濃度よりも高いメモリ装置である。
〔作用〕
ＭＯＳ）ランジスタ（より一般的にはＭＩＳＦＥＴ）の
電流駆動能力は次式のチャネルコンダクタンスｇで表す
ことができる。
電流駆動能力は次式のチャネルコンダクタンスｇで表す
ことができる。
ｇ＝□μＣ６Ｘ’ （Ｖｅ Ｖｔｎ）ここで、μ
はキャリアの移動度、■Ｇはゲート電極に印加される電
圧（ゲート電圧）、■ア、はしきい値電圧である。また
、００８′は見掛けのゲート絶縁膜容量であり、ゲート
電極と半導体基板とから成るＭＯＳダイオードの等価的
な容量を示す。
はキャリアの移動度、■Ｇはゲート電極に印加される電
圧（ゲート電圧）、■ア、はしきい値電圧である。また
、００８′は見掛けのゲート絶縁膜容量であり、ゲート
電極と半導体基板とから成るＭＯＳダイオードの等価的
な容量を示す。
ｎ型不純物がドープされた多結晶Ｓｔ膜によりゲート電
極が構成されたｎチャネルＭＯ３）ランジスタを例にと
って説明する。このｎチャネルＭＯＳトランジスタをオ
ンさせようとしてゲート電極に正電圧を印加すると、Ｓ
ｔ基板側に空乏層と反転層（チャネル）とが形成される
。このとき、Ｓｔ基板中に形成されたチャネルにキャリ
ア（電子）が存在することにより、ゲート電極を構成す
る多結晶Ｓｉ膜にも電界が作用する。この電界によって
、この多結晶Ｓｉ膜中の電子はこの多結晶Ｓｉ膜とゲー
ト絶縁膜との界面から離される方向の力を受ける。
極が構成されたｎチャネルＭＯ３）ランジスタを例にと
って説明する。このｎチャネルＭＯＳトランジスタをオ
ンさせようとしてゲート電極に正電圧を印加すると、Ｓ
ｔ基板側に空乏層と反転層（チャネル）とが形成される
。このとき、Ｓｔ基板中に形成されたチャネルにキャリ
ア（電子）が存在することにより、ゲート電極を構成す
る多結晶Ｓｉ膜にも電界が作用する。この電界によって
、この多結晶Ｓｉ膜中の電子はこの多結晶Ｓｉ膜とゲー
ト絶縁膜との界面から離される方向の力を受ける。
この場合、もしもこの多結晶Ｓｉ腹中の不純物濃度が低
いと、この多結晶Ｓｉ膜側にも空乏層が形成される。こ
の空乏層容量をＣＧで表すと、見掛けのゲート絶縁膜容
量Ｃｏｘ′はこの空乏層容量Ｃ０と本来のゲート絶縁膜
容量Ｃ０Ｘとの直列接続で表すことができ、 となる。ここで、ゲート電極を構成する多結晶Ｓｔ腹膜
中不純物濃度を高くするとＣ６は極めて大きくなるため
、Ｃｏｘ′−Ｃｏｘである。これに対して、この多結晶
Ｓｔ腹膜中不純物濃度を低くしていくとＣ，は小さくな
るため、その寄与を無視することができなくなり、Ｃｏ
ｘ′は小さくなる。その結果、チャネルコンダクタンス
ｇが小さくなり、電流駆動能力が低下する。逆に言えば
、ゲート電極を構成する多結晶Ｓｉ膜中の不純物濃度を
低くすればチャネルコンダクタンスｇが小さくなってＭ
Ｏ３Ｉ−ランジスタの電流駆動能力を小さ（することが
できる。一方、この不純物濃度を高くすればチャネルコ
ンダクタンスｇの値が大きくなってＭＯＳ）ランジスタ
の電流駆動能力を大きくすることができることがわかる
。
いと、この多結晶Ｓｉ膜側にも空乏層が形成される。こ
の空乏層容量をＣＧで表すと、見掛けのゲート絶縁膜容
量Ｃｏｘ′はこの空乏層容量Ｃ０と本来のゲート絶縁膜
容量Ｃ０Ｘとの直列接続で表すことができ、 となる。ここで、ゲート電極を構成する多結晶Ｓｔ腹膜
中不純物濃度を高くするとＣ６は極めて大きくなるため
、Ｃｏｘ′−Ｃｏｘである。これに対して、この多結晶
Ｓｔ腹膜中不純物濃度を低くしていくとＣ，は小さくな
るため、その寄与を無視することができなくなり、Ｃｏ
ｘ′は小さくなる。その結果、チャネルコンダクタンス
ｇが小さくなり、電流駆動能力が低下する。逆に言えば
、ゲート電極を構成する多結晶Ｓｉ膜中の不純物濃度を
低くすればチャネルコンダクタンスｇが小さくなってＭ
Ｏ３Ｉ−ランジスタの電流駆動能力を小さ（することが
できる。一方、この不純物濃度を高くすればチャネルコ
ンダクタンスｇの値が大きくなってＭＯＳ）ランジスタ
の電流駆動能力を大きくすることができることがわかる
。
以上より、上記した手段のようにフリップフロップ回路
を構成するトランジスタのゲート電極を構成する半導体
膜中の不純物濃度をスイッチングトランジスタのゲート
電極を構成する半導体膜中の不純物濃度よりも高くする
ことにより、このスイッチングトランジスタに対するフ
リップフロップ回路を構成するトランジスタの電流駆動
能力比を十分に大きくすることができ、従って良好なデ
ータ保持特性を得ることができる二また、スイッチング
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度を低（選ぶことにより、このスイッチングトラン
ジスタの電流駆動能力を小さくすることができるので、
データ読み出し時にこのスイッチングトランジスタを流
れる電流を制限することができる。従って、動作時消費
電力を低減することができる。しかも、このようにゲー
ト電極を構成する半導体膜中の不純物濃度の選定により
良好なデータ保持特性を得ることができるとともに動作
時消費電力を低減することができるので、メモリセルの
サイズが増大することがない。
を構成するトランジスタのゲート電極を構成する半導体
膜中の不純物濃度をスイッチングトランジスタのゲート
電極を構成する半導体膜中の不純物濃度よりも高くする
ことにより、このスイッチングトランジスタに対するフ
リップフロップ回路を構成するトランジスタの電流駆動
能力比を十分に大きくすることができ、従って良好なデ
ータ保持特性を得ることができる二また、スイッチング
トランジスタのゲート電極を構成する半導体膜中の不純
物濃度を低（選ぶことにより、このスイッチングトラン
ジスタの電流駆動能力を小さくすることができるので、
データ読み出し時にこのスイッチングトランジスタを流
れる電流を制限することができる。従って、動作時消費
電力を低減することができる。しかも、このようにゲー
ト電極を構成する半導体膜中の不純物濃度の選定により
良好なデータ保持特性を得ることができるとともに動作
時消費電力を低減することができるので、メモリセルの
サイズが増大することがない。
すなわち、上記した手段によれば、良好なデータ保持特
性を得ることができるとともに動作時消費電力を低減す
ることができ、しかも高集積密度化を図ることができる
。
性を得ることができるとともに動作時消費電力を低減す
ることができ、しかも高集積密度化を図ることができる
。
また、以上の効果はゲート電極をポリサイド膜により構
成することによって一層顕著となる。このポリサイド膜
は不純物をドープした多結晶Ｓｔ膜の上にモリブデンシ
リサイド（ＭｏＳｉｚ ）やタングステンシリサイド（
ＷＳｉｚ ）のような高融点金属シリサイド膜を重ねた
ものである。この場合には、多結晶Ｓｉ膜と高融点金属
シリサイド膜との間にショットキー（Ｓｃｈｏｔｔｋｙ
）容量Ｃ３が形成される。
成することによって一層顕著となる。このポリサイド膜
は不純物をドープした多結晶Ｓｔ膜の上にモリブデンシ
リサイド（ＭｏＳｉｚ ）やタングステンシリサイド（
ＷＳｉｚ ）のような高融点金属シリサイド膜を重ねた
ものである。この場合には、多結晶Ｓｉ膜と高融点金属
シリサイド膜との間にショットキー（Ｓｃｈｏｔｔｋｙ
）容量Ｃ３が形成される。
従って、ゲート電極をポリサイド膜により構成した場合
は、容量ＣＯＸ′はこのショットキー容量Ｃ８とゲート
電極側の空乏層容量ＣＧとゲート絶縁膜容量Ｃ（ＩＫと
の直列接続で表すことができ、となる。ここで、ポリサ
イド膜を構成する多結晶Ｓｔ腹膜中不純物濃度を高くす
ると０３やＣＧは極めて大きくなるため、ＣＱｇ ′！
＝ｉ ＣＯＸである。これに対して、この多結晶Ｓｔ腹
中の不純物濃度を低くしていくとＣ８やＣＧは小さくな
るため、これらの寄与を無視することができなくなり、
Ｃ，、，１″は小さくなる。その結果、チャネルコンダ
クタンスｇの値が低下し、電流駆動能力が低下すること
になる。なお、このポリサイド膜は多結晶Ｓｉ膜に比べ
て低抵抗である点でも有利である。
は、容量ＣＯＸ′はこのショットキー容量Ｃ８とゲート
電極側の空乏層容量ＣＧとゲート絶縁膜容量Ｃ（ＩＫと
の直列接続で表すことができ、となる。ここで、ポリサ
イド膜を構成する多結晶Ｓｔ腹膜中不純物濃度を高くす
ると０３やＣＧは極めて大きくなるため、ＣＱｇ ′！
＝ｉ ＣＯＸである。これに対して、この多結晶Ｓｔ腹
中の不純物濃度を低くしていくとＣ８やＣＧは小さくな
るため、これらの寄与を無視することができなくなり、
Ｃ，、，１″は小さくなる。その結果、チャネルコンダ
クタンスｇの値が低下し、電流駆動能力が低下すること
になる。なお、このポリサイド膜は多結晶Ｓｉ膜に比べ
て低抵抗である点でも有利である。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、高抵抗多結晶Ｓｔ負荷型スタテ
ィックＲＡＭに本発明を適用した実施例である。
明する。この実施例は、高抵抗多結晶Ｓｔ負荷型スタテ
ィックＲＡＭに本発明を適用した実施例である。
第１図Ａは本発明の一実施例による高抵抗多結晶Ｓｉ負
荷型スタティックＲＡＭの平面構造を示し、第１図Ｂは
第１図ＡのＢ−Ｂ線に沿っての断面図を示す。なお、こ
の高抵抗多結晶Ｓｔ負荷型スタティックＲＡＭのメモリ
セルの等価回路は第２図に示す通りである。
荷型スタティックＲＡＭの平面構造を示し、第１図Ｂは
第１図ＡのＢ−Ｂ線に沿っての断面図を示す。なお、こ
の高抵抗多結晶Ｓｔ負荷型スタティックＲＡＭのメモリ
セルの等価回路は第２図に示す通りである。
第１図Ａ及び第１図Ｂに示すように、本実施例による高
抵抗多結晶Ｓｉ負荷型スタティックＲＡＭにおいては、
例えばｐ型Ｓｉ基板のような半導体基板１の表面に例え
ばＳｉＯ□膜のようなフィールド絶縁膜２が選択的に形
成され、これによって素子間分離が行われている。この
フィールド絶縁膜２で囲まれた活性領域の表面には例え
ばＳｉ０ｇ膜のようなゲート絶縁膜３が形成され、この
ゲート絶縁膜３及び上記フィールド絶縁膜２の上に例え
ば−層目の多結晶Ｓｉ膜から成るワード線ＷＬ及びゲー
ト電極Ｇ＋ 、Ｇｚが形成されている。
抵抗多結晶Ｓｉ負荷型スタティックＲＡＭにおいては、
例えばｐ型Ｓｉ基板のような半導体基板１の表面に例え
ばＳｉＯ□膜のようなフィールド絶縁膜２が選択的に形
成され、これによって素子間分離が行われている。この
フィールド絶縁膜２で囲まれた活性領域の表面には例え
ばＳｉ０ｇ膜のようなゲート絶縁膜３が形成され、この
ゲート絶縁膜３及び上記フィールド絶縁膜２の上に例え
ば−層目の多結晶Ｓｉ膜から成るワード線ＷＬ及びゲー
ト電極Ｇ＋ 、Ｇｚが形成されている。
一方、上記フィールド絶縁膜２で囲まれた活性領域中に
は、例えばｎ゛型のソース領域４〜７及びドレイン領域
８〜１１が形成されている。このうち、ソース領域４及
びドレイン領域８は上記ゲート電極Ｇ＋に対して自己整
合的に形成され、ソース領域５及びドレイン領域９は上
記ゲート電極Ｇｚに対して自己整合的に形成されている
。また、ソース領域６．７及びドレイン領域１０．１１
は上記ワード線ＷＬに対して自己整合的に形成されてい
る。なお、上記ソース領域６及びドレイン領域８は一体
的に形成されている。上記ゲート電極Ｇｌ 、ソース領
域４及びドレイン領域８により構成されるｎチャネルＭ
ＩＳＦＥＴによりドライバトランジスタＴ１が構成され
ている。同様に、上記ゲート電極Ｇ２、ソース領域５及
びドレイン領域９により構成されるｎチャネルＭＩＳＦ
ＥＴによりドライバトランジスタＴ２が構成され、上記
ワード線ＷＬ、ソース領域６及びドレイン領域１０によ
り構成されるｎチャネルＭＩＳＦＥＴによりスイッチン
グトランジスタＴ３が構成され、上記ワード線ＷＬ、ソ
ース領域７及びドレイン領域１１により構成されるｎチ
ャネルＭＩＳＦＥＴによりスイッチングトランジスタＴ
４が構成されている。
は、例えばｎ゛型のソース領域４〜７及びドレイン領域
８〜１１が形成されている。このうち、ソース領域４及
びドレイン領域８は上記ゲート電極Ｇ＋に対して自己整
合的に形成され、ソース領域５及びドレイン領域９は上
記ゲート電極Ｇｚに対して自己整合的に形成されている
。また、ソース領域６．７及びドレイン領域１０．１１
は上記ワード線ＷＬに対して自己整合的に形成されてい
る。なお、上記ソース領域６及びドレイン領域８は一体
的に形成されている。上記ゲート電極Ｇｌ 、ソース領
域４及びドレイン領域８により構成されるｎチャネルＭ
ＩＳＦＥＴによりドライバトランジスタＴ１が構成され
ている。同様に、上記ゲート電極Ｇ２、ソース領域５及
びドレイン領域９により構成されるｎチャネルＭＩＳＦ
ＥＴによりドライバトランジスタＴ２が構成され、上記
ワード線ＷＬ、ソース領域６及びドレイン領域１０によ
り構成されるｎチャネルＭＩＳＦＥＴによりスイッチン
グトランジスタＴ３が構成され、上記ワード線ＷＬ、ソ
ース領域７及びドレイン領域１１により構成されるｎチ
ャネルＭＩＳＦＥＴによりスイッチングトランジスタＴ
４が構成されている。
符号０１〜Ｃ３は上記ゲート絶縁膜３に形成されたコン
タクトホールを示す、上記ゲート電極Ｇ。
タクトホールを示す、上記ゲート電極Ｇ。
の一端はこのコンタクトホールＣ１を通じて上記ドレイ
ン領域９にコンタクトしており、他端はコンタクトホー
ルＣ２を通じて上記ソース領域７にコンタクトしている
。また、上記ゲート電極ＧｔはコンタクトホールＣ１を
通じて上記ソース領域６にコンタクトしている。符号１
２は例えば−層目の多結晶Ｓｉ膜から成る接地線（ソー
ス線）を示す。この接地線１２は上記コンタクトホール
Ｃ４を通じて上記ソース領域４にコンタクトしていると
ともに、上記コンタクトホールＣｓを通じて上記ソース
領域５にコンタクトしている。
ン領域９にコンタクトしており、他端はコンタクトホー
ルＣ２を通じて上記ソース領域７にコンタクトしている
。また、上記ゲート電極ＧｔはコンタクトホールＣ１を
通じて上記ソース領域６にコンタクトしている。符号１
２は例えば−層目の多結晶Ｓｉ膜から成る接地線（ソー
ス線）を示す。この接地線１２は上記コンタクトホール
Ｃ４を通じて上記ソース領域４にコンタクトしていると
ともに、上記コンタクトホールＣｓを通じて上記ソース
領域５にコンタクトしている。
符号１３は例えばＳｉｎ、膜のような眉間絶縁膜を示す
。この眉間絶縁膜１３にはコンタクトホールＣ，，Ｃ，
が形成されている。また、この眉間絶縁膜１３の上には
電源電圧ＶＣＣ供給用の配線１４が形成されており、こ
の配線１４は上記コンタクトホールＣ８を通じて上記ソ
ース領域６に、また上記コンタクトホールＣ７を通じて
上記ソース領域７にコンタクトしている。この配線１４
の途中には高抵抗多結晶Ｓｔ低抵抗＋ 、Ｒｚが形成さ
れている。これらの配線１４及び高抵抗多結晶Ｓｉ抵抗
Ｒ，、Ｒ，は例えば二層目の多結晶Ｓｔ膜により形成さ
れている。この配線１４を構成する多結晶Ｓｉ膜には例
えばリン（Ｐ）のようなｎ型不純物が高濃度にドープさ
れており、一方、高抵抗多結晶Ｓｔ低抵Ｒ，、Ｒ，を構
成する多結晶Ｓｔ膜はノンドープである。
。この眉間絶縁膜１３にはコンタクトホールＣ，，Ｃ，
が形成されている。また、この眉間絶縁膜１３の上には
電源電圧ＶＣＣ供給用の配線１４が形成されており、こ
の配線１４は上記コンタクトホールＣ８を通じて上記ソ
ース領域６に、また上記コンタクトホールＣ７を通じて
上記ソース領域７にコンタクトしている。この配線１４
の途中には高抵抗多結晶Ｓｔ低抵抗＋ 、Ｒｚが形成さ
れている。これらの配線１４及び高抵抗多結晶Ｓｉ抵抗
Ｒ，、Ｒ，は例えば二層目の多結晶Ｓｔ膜により形成さ
れている。この配線１４を構成する多結晶Ｓｉ膜には例
えばリン（Ｐ）のようなｎ型不純物が高濃度にドープさ
れており、一方、高抵抗多結晶Ｓｔ低抵Ｒ，、Ｒ，を構
成する多結晶Ｓｔ膜はノンドープである。
符号１５は例えばＳｉｎ、膜のような二層目の眉間絶縁
膜を示す。この眉間絶縁膜１５の上には、例えばアルミ
ニウム（ＡＩ）膜から成るデータ線ＤＬ、ＤＬ （第１
図Ａにおいては図示せず）が形成されている。符号Ｃｍ
、Ｃｖは上記層間絶縁膜１５．１３及びゲート絶縁膜３
に形成されたコンタクトホールを示す。上記データ線Ｄ
ＬはこのコンタクトホールＣ１を通じて上記ドレイン領
域１０にコンタクトしており、また上記データ線■はこ
のコンタクトホールＣ５を通じて上記ドレイン領域１１
にコンタクトしている。
膜を示す。この眉間絶縁膜１５の上には、例えばアルミ
ニウム（ＡＩ）膜から成るデータ線ＤＬ、ＤＬ （第１
図Ａにおいては図示せず）が形成されている。符号Ｃｍ
、Ｃｖは上記層間絶縁膜１５．１３及びゲート絶縁膜３
に形成されたコンタクトホールを示す。上記データ線Ｄ
ＬはこのコンタクトホールＣ１を通じて上記ドレイン領
域１０にコンタクトしており、また上記データ線■はこ
のコンタクトホールＣ５を通じて上記ドレイン領域１１
にコンタクトしている。
本実施例においては、フリップフロップ回路を構成する
上記ドライバトランジスタＴ Ｉ、 Ｔ ｚのゲート電
極Ｇ＋ 、Ｇｚを構成する多結晶Ｓｔ模膜中不純物濃度
は、上記スイッチングトランジスタＴ２、Ｔ４のゲート
電極となるワード線ＷＬを構成する多結晶Ｓｉ膜中の不
純物濃度よりも十分に高（なっている。このため、既に
述べた原理により、上記スイッチングトランジスタＴ、
、Ｔ、のチャネルコンダクタンスｇは小さく、従って
その電流駆動能力は小さい。これに対して、上記ドライ
バトランジスタＴｌ５Ｔ２のチャネルコンダクタンスｇ
は太き（、従ってその電流駆動能力は大きい。
上記ドライバトランジスタＴ Ｉ、 Ｔ ｚのゲート電
極Ｇ＋ 、Ｇｚを構成する多結晶Ｓｔ模膜中不純物濃度
は、上記スイッチングトランジスタＴ２、Ｔ４のゲート
電極となるワード線ＷＬを構成する多結晶Ｓｉ膜中の不
純物濃度よりも十分に高（なっている。このため、既に
述べた原理により、上記スイッチングトランジスタＴ、
、Ｔ、のチャネルコンダクタンスｇは小さく、従って
その電流駆動能力は小さい。これに対して、上記ドライ
バトランジスタＴｌ５Ｔ２のチャネルコンダクタンスｇ
は太き（、従ってその電流駆動能力は大きい。
これによって、ゲート電極Ｇ、 、Ｇ、を構成する多結
晶Ｓｉ腹中の不純物濃度及びワード線ＷＬを構成する多
結晶Ｓｔ模膜中不純物濃度の選定により、ドライバトラ
ンジスタＴ Ｉ、 Ｔ ｚの電流駆動能力をスイッチン
グトランジスタＴ３、Ｔ４の電流駆動能力の２．５倍以
上とすることができ、従って良好なデータ保持特性を得
ることができる。また、データ読み出し時にスイッチン
グトランジスタＴ１、Ｔ４を流れる電流を制限すること
ができることから、動作時消費電力を低減することがで
きる。
晶Ｓｉ腹中の不純物濃度及びワード線ＷＬを構成する多
結晶Ｓｔ模膜中不純物濃度の選定により、ドライバトラ
ンジスタＴ Ｉ、 Ｔ ｚの電流駆動能力をスイッチン
グトランジスタＴ３、Ｔ４の電流駆動能力の２．５倍以
上とすることができ、従って良好なデータ保持特性を得
ることができる。また、データ読み出し時にスイッチン
グトランジスタＴ１、Ｔ４を流れる電流を制限すること
ができることから、動作時消費電力を低減することがで
きる。
しかも、ドライバトランジスタＴ Ｉ、 Ｔ ｚのチャ
ネル幅Ｗやワード線ＷＬの幅を大きくすることなくこの
ように良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができるため、メモリ
セルのサイズは増大せず、従って高集積密度化を図るこ
とができる。
ネル幅Ｗやワード線ＷＬの幅を大きくすることなくこの
ように良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができるため、メモリ
セルのサイズは増大せず、従って高集積密度化を図るこ
とができる。
次に、上述のように構成された本実施例による高抵抗多
結晶Ｓｔ負荷型スタティックＲＡＭの製造方法の一例に
ついて説明する。
結晶Ｓｔ負荷型スタティックＲＡＭの製造方法の一例に
ついて説明する。
第１図Ａ及び第１図Ｂに示すように、まず半導体基ｖｉ
、１の表面を選択的に熱酸化してフィールド絶縁膜２を
形成した後、このフィ・−ルド絶縁膜２で囲まれた活性
領域の表面を熱酸化してゲート絶縁膜３を形成する。次
に、このゲート絶縁膜３及びフィールド絶縁膜２の所定
部分をエツチング除去してコンタクトホールＣｌ” Ｃ
ｓを形成する。
、１の表面を選択的に熱酸化してフィールド絶縁膜２を
形成した後、このフィ・−ルド絶縁膜２で囲まれた活性
領域の表面を熱酸化してゲート絶縁膜３を形成する。次
に、このゲート絶縁膜３及びフィールド絶縁膜２の所定
部分をエツチング除去してコンタクトホールＣｌ” Ｃ
ｓを形成する。
次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を形成
した後、この多結晶Ｓｉ膜の全面に例えばＰのようなｎ
型不純物をイオン注入等により低濃度にドープする。次
に、この多結晶Ｓｉ膜のうちの後にワード線ＷＬとなる
部分の表面を例えばフォトレジスト（図示せず）で覆っ
た後、このフォトレジストをマスクとしてこの多結晶Ｓ
ｉ膜に例えばＰのようなｎ型不純物をイオン注入等によ
り高濃度にドープする。この後、この多結晶Ｓｉ膜をエ
ツチングによりパターンニングしてゲート電極Ｇ、 、
Ｇ２、ワード線ＷＬ及び接地線１２を形成する。この
ようにして、不純物濃度が高い多結晶Ｓｉ膜から成るゲ
ート電極Ｃ，、Ｃ，及び接地線１２と、これらのゲート
電極Ｇ、、Ｇ、及び接地線１２を構成する多結晶Ｓｉ膜
よりも不純物濃度が低いワード線ＷＬとが形成される。
した後、この多結晶Ｓｉ膜の全面に例えばＰのようなｎ
型不純物をイオン注入等により低濃度にドープする。次
に、この多結晶Ｓｉ膜のうちの後にワード線ＷＬとなる
部分の表面を例えばフォトレジスト（図示せず）で覆っ
た後、このフォトレジストをマスクとしてこの多結晶Ｓ
ｉ膜に例えばＰのようなｎ型不純物をイオン注入等によ
り高濃度にドープする。この後、この多結晶Ｓｉ膜をエ
ツチングによりパターンニングしてゲート電極Ｇ、 、
Ｇ２、ワード線ＷＬ及び接地線１２を形成する。この
ようにして、不純物濃度が高い多結晶Ｓｉ膜から成るゲ
ート電極Ｃ，、Ｃ，及び接地線１２と、これらのゲート
電極Ｇ、、Ｇ、及び接地線１２を構成する多結晶Ｓｉ膜
よりも不純物濃度が低いワード線ＷＬとが形成される。
次に、フィールド絶縁膜２で囲まれた活性領域中にこれ
らのゲート電極Ｇ１、Ｇ２及びワード線ＷＬをマスクと
して例えばヒ素（Ａｓ）のようなｎ型不純物をイオン注
入することによりソース領域４〜７及びドレイン領域８
〜１１を形成する。
らのゲート電極Ｇ１、Ｇ２及びワード線ＷＬをマスクと
して例えばヒ素（Ａｓ）のようなｎ型不純物をイオン注
入することによりソース領域４〜７及びドレイン領域８
〜１１を形成する。
次に、例えばＣＶＤ法により眉間絶縁膜１３を全面に形
成した後、この眉間絶縁膜１３の所定部分をエツチング
除去してコンタクトホールＣ１、Ｃ７を形成する。次に
、例えばＣＶＤ法により全面に二層目の多結晶Ｓｉ膜を
形成した後、この多結晶Ｓｔ膜のうちの後に高抵抗多結
晶Ｓｉ抵抗Ｒ，、Ｒ２となる部分の表面を例えばＳｉＯ
□膜やフォトレジストにより覆い、これらをマスクとし
てこの多結晶Ｓｉ膜に例えばＰのようなｎ型不純物をイ
オン注入等により高濃度にドープする。この後、この多
結晶Ｓｉ膜をエツチングによりパターンニングして配線
１４及びこの配線１４に接続された高抵抗多結晶Ｓｉ抵
抗Ｒ＋ 、Ｒｔを形成する。次に、例えばＣＶＤ法によ
り眉間絶縁膜１５を全面に形成した後、この眉間絶縁膜
１５、眉間絶縁膜１３及びゲート絶縁膜２の所定部分を
エツチング除去してコンタクトホールＣ，、Ｃ，を形成
する０次に、例えば蒸着法やスパッタ法により全面に例
えばＡＩ膜を形成し、このＡＩ膜をエツチングによりパ
ターンニングしてデータ線ＤＬ、ＤＬを形成する。これ
によって、目的とする高抵抗多結晶Ｓｔ負荷型スタティ
ックＲＡＭが完成される。
成した後、この眉間絶縁膜１３の所定部分をエツチング
除去してコンタクトホールＣ１、Ｃ７を形成する。次に
、例えばＣＶＤ法により全面に二層目の多結晶Ｓｉ膜を
形成した後、この多結晶Ｓｔ膜のうちの後に高抵抗多結
晶Ｓｉ抵抗Ｒ，、Ｒ２となる部分の表面を例えばＳｉＯ
□膜やフォトレジストにより覆い、これらをマスクとし
てこの多結晶Ｓｉ膜に例えばＰのようなｎ型不純物をイ
オン注入等により高濃度にドープする。この後、この多
結晶Ｓｉ膜をエツチングによりパターンニングして配線
１４及びこの配線１４に接続された高抵抗多結晶Ｓｉ抵
抗Ｒ＋ 、Ｒｔを形成する。次に、例えばＣＶＤ法によ
り眉間絶縁膜１５を全面に形成した後、この眉間絶縁膜
１５、眉間絶縁膜１３及びゲート絶縁膜２の所定部分を
エツチング除去してコンタクトホールＣ，、Ｃ，を形成
する０次に、例えば蒸着法やスパッタ法により全面に例
えばＡＩ膜を形成し、このＡＩ膜をエツチングによりパ
ターンニングしてデータ線ＤＬ、ＤＬを形成する。これ
によって、目的とする高抵抗多結晶Ｓｔ負荷型スタティ
ックＲＡＭが完成される。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ゲート電極Ｇ＋ 、
ＧＺ 、ワード線ＷＬ及び接地線１２を多結晶Ｓｉ膜に
より構成しているが、これらはポリサイド膜により構成
することも可能である。この場合には、これらのワード
線ＷＬ及び接地線１２の配線抵抗をより低くすることが
できるので、これらのワード線ＷＬ及び接地線１２を構
成する多結晶Ｓｉ膜中の不純物濃度を小さくした場合の
配線抵抗による信号遅延を防止する観点から有利である
。
ＧＺ 、ワード線ＷＬ及び接地線１２を多結晶Ｓｉ膜に
より構成しているが、これらはポリサイド膜により構成
することも可能である。この場合には、これらのワード
線ＷＬ及び接地線１２の配線抵抗をより低くすることが
できるので、これらのワード線ＷＬ及び接地線１２を構
成する多結晶Ｓｉ膜中の不純物濃度を小さくした場合の
配線抵抗による信号遅延を防止する観点から有利である
。
また、上述の実施例においては、本発明を高抵抗多結晶
Ｓｉ負荷型スタティックＲＡＭに適用した場合について
説明したが、本発明は、メモリセルが少なくともフリッ
プフロップ回路とスイッチングトランジスタとにより構
成される各種のメモリ装置に適用することが可能である
。
Ｓｉ負荷型スタティックＲＡＭに適用した場合について
説明したが、本発明は、メモリセルが少なくともフリッ
プフロップ回路とスイッチングトランジスタとにより構
成される各種のメモリ装置に適用することが可能である
。
以上述べたように、本発明によれば、フリップフロップ
回路を構成するトランジスタのゲート電極を構成する半
導体層中の不純物濃度がスイッチングトランジスタのゲ
ート電極を構成する半導体層中の不純物濃度よりも高い
ので、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
回路を構成するトランジスタのゲート電極を構成する半
導体層中の不純物濃度がスイッチングトランジスタのゲ
ート電極を構成する半導体層中の不純物濃度よりも高い
ので、良好なデータ保持特性を得ることができるととも
に動作時消費電力を低減することができ、しかも高集積
密度化を図ることができる。
第１図Ａは本発明の一実施例による高抵抗多結晶Ｓｔ負
荷型スタティックＲＡＭを示す平面図、第１図Ｂは第１
図ＡのＢ−Ｂ線に沿っての断面図、第２図は高抵抗多結
晶Ｓｉ負荷型スタティックＲＡＭのメモリセルの等価回
路を示す回路図である。 図面における主要な符号の説明 １：半導体基板、 ２：フィールド絶縁膜、 ４〜７：
ソース領域、 ８〜１１ニドレイン領域、１３．１５
：層間絶縁膜、 ＷＬ：ワード線、Ｇ１．Ｇｚ ：ゲ
ート電極、 ＤＬＳテＴ：データ線、 ＴＩ、Ｔｚ
：ドライバトランジスタ、Ｔ３、Ｔ４ ニスイツチング
トランジスタ。 代理人 弁理士 杉 浦 正 知 メしりセルｆ）等価１コ孕ト 第２図
荷型スタティックＲＡＭを示す平面図、第１図Ｂは第１
図ＡのＢ−Ｂ線に沿っての断面図、第２図は高抵抗多結
晶Ｓｉ負荷型スタティックＲＡＭのメモリセルの等価回
路を示す回路図である。 図面における主要な符号の説明 １：半導体基板、 ２：フィールド絶縁膜、 ４〜７：
ソース領域、 ８〜１１ニドレイン領域、１３．１５
：層間絶縁膜、 ＷＬ：ワード線、Ｇ１．Ｇｚ ：ゲ
ート電極、 ＤＬＳテＴ：データ線、 ＴＩ、Ｔｚ
：ドライバトランジスタ、Ｔ３、Ｔ４ ニスイツチング
トランジスタ。 代理人 弁理士 杉 浦 正 知 メしりセルｆ）等価１コ孕ト 第２図
Claims (1)
- 【特許請求の範囲】 メモリセルが少なくともフリップフロップ回路とスイッ
チングトランジスタとにより構成されたメモリ装置にお
いて、 上記フリップフロップ回路を構成するトランジスタのゲ
ート電極を構成する半導体膜中の不純物濃度が上記スイ
ッチングトランジスタのゲート電極を構成する半導体膜
中の不純物濃度よりも高いことを特徴とするメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118008A JPH01287960A (ja) | 1988-05-14 | 1988-05-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118008A JPH01287960A (ja) | 1988-05-14 | 1988-05-14 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287960A true JPH01287960A (ja) | 1989-11-20 |
Family
ID=14725768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118008A Pending JPH01287960A (ja) | 1988-05-14 | 1988-05-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090654A (en) * | 1996-06-29 | 2000-07-18 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a static random access memory cell |
-
1988
- 1988-05-14 JP JP63118008A patent/JPH01287960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090654A (en) * | 1996-06-29 | 2000-07-18 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a static random access memory cell |
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