JP2583057B2 - Ｉｃテストシステム - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は階層構造をした分散型アーキテクチャを有
するICテストシステムに関する。

「従来の技術」 第３図は従来のICテストシステムの構成例を示す図で
ある。ICテストシステムでは、被試験素子を試験するテ
ストシーケンスが記述されたプログラムが記憶装置（図
示せず）に格納されており、中央処理装置11が記憶装置
からそのテストプログラムを読出して順次実行するよう
に構成され、例えば半導体メモリ素子を試験するための
テスト動作の全てを中央処理装置11が制御するようにな
っている。

中央処理装置11には制御線12によりハードウェアモジ
ュール13A,13B,13C〜13Nが接続されており、中央処理装
置12がテストプログラムを解読して実行するに伴って出
力する制御信号はこれらハードウェアモジュール13A,13
B,13C〜13Nに供給される。

その制御信号は、例えば、被試験素子の所定の入力端
子に対して5.25Vの直流信号を供給するための制御信号
であり、この制御信号が供給されると、例えばハードウ
ェアモジュール13Aは5.25Vの直流信号を被試験素子の指
定された入力端子に対して供給する。

また、中央処理装置11が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するための例えばハードウェアモジュール13B
は、この制御信号が供給されると、被試験素子の指定さ
れた出力端子に接続され、その信号電圧を測定する。

これ等のハードウェアモジュール13A,13B,13C〜13Nは
マイクロプロセッサ14が組み込まれていてもよい。汎用
の論理素子だけで試験回路を組むと膨大な個数の論理素
子を必要としても、論理回路の多くの部分をマイクロプ
ロセッサ14で組むことにより回路基板を小型に構成する
ことができる。この場合のマイクロプロセッサ14は単な
る論理素子の代替えであり、予め決められたシーケンス
制御をするだけであって、特別の判断制御機能を必要と
するような使い方は一般にされていない。

このようなICテストシステムでは、ハードウェアモジ
ュール13A,13B,13C〜13Nは数にして通常は、数十回路以
上が備えられており、入出力端子の数が比較的に少ない
被試験素子は数個の素子を同時に試験することができ
る。

「発明が解決しようとする問題点」 中央処理装置はプログラムの解読と実行、つまり、被
試験素子の試験を行うための制御信号をハードウェアモ
ジュールなどに出力すると共に、被試験素子が出力する
信号の測定及び測定結果の良否の判定など、ICテストシ
ステムの動作に必要とされるあらゆる演算制御を行う必
要がある。

例えば、テストプログラムに記述されている電圧信号
を被試験素子に供給する場合には、中央処理装置はその
デジタルデータ値をハードウェアモジュールに供給した
り、被試験素子の出力信号を測定する場合には、得られ
た測定値を必要に応じて補正換算し、所定の判定表と比
較して良否の判定をしたり或いはランク付けをすること
もある。

このようにして実行された試験結果は各ハードウェア
モジュール毎にその試験結果或いは測定データが記憶さ
れ、その記憶されている試験結果を集めて、総合的に判
断することによりその被試験素子に関する良不良の判定
を下している。更に、各試験項目についての測定値の判
定及び総合に多大な時間を費やすことになり、速やかな
試験を行うことができない。とりわけ電流信号入力−電
圧信号出力特性、電圧信号入力−電流信号出力特性のよ
うなDCテストを多数の入出力端子を有する被試験素子に
対して迅速且つ正確な試験を実施するのは不可能に近
い。

また、ICテストシステムでは、一台の中央処理装置に
システム制御の全てを任せていると、試験速度が遅くな
るので、複数の処理装置を用いて構成された分散処理シ
ステムを考えることもできる。このような分散処理シス
テムでは、各処理装置がそれぞれ担当して行った各種の
試験項目について、一台の主処理装置がそれら試験結果
を順次集め、集められた結果を調べることによって、そ
の被試験素子について良不良を判定する必要のあること
は同じである。しかも、同時に複数個の被試験素子をテ
ストする場合には一層複雑な処理分けをしなければなら
ず、試験結果の収集、分別及び総合に時間が掛り、被試
験素子についての速やかな試験結果を得ることができ
ず、試験速度の向上を図ることができない。

「問題点を解決するための手段」 この発明のICテストシステムは、被試験素子の入力端
子への制御信号の設定命令、被試験素子の出力端子から
の出力信号の測定命令などの実行命令が行単位で記録さ
れたテストプログラムを行単位で読出してその読出した
命令を複数の下位の処理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必
要とする各種制御乃至処理を、上記命令に応じたプログ
ラムを読み出して、複数のハードウェアモジュールに対
して行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試
験素子にテスト信号を接続したり、被試験素子の出力信
号を測定したりする上記複数のハードウェアモジュール
とからなり、 上記複数の下位の処理装置と上記上位の処理装置との
間に複数の信号線が接続され、 上記複数の下位の処理装置はそれぞれ複数被試験素子
に対し良・不良の判定をする手段と、その各被試験素子
ごとの判定結果を、その被試験素子と対応した上記信号
線の１つにそれぞれ出力する手段とを有する。

「発明の作用」 この発明の構成によれば、中央処理装置はテストプロ
グラムの行単位による実行するを制御し、プログラム行
の実際の解読及び実行は専用の複数の処理装置によって
分散して行われる。また、同時に試験された複数個の被
試験素子についての試験結果はそれぞれ被試験素子別に
唯一本の信号線に出力される。

「実施例」 第１図はこの発明のICテストシステムの構成例を示す
ブロック図である。この例では、ICテストシステムは記
憶装置（図示せず）に格納されているテストプログラム
の実行するを制御する上位の処理装置21と、この上位の
処理装置21に制御バス22を介して接続され、その上位の
処理装置21の制御の下にプログラム行の実際の実行をす
る複数の下位の処理装置23A,23B,23C〜23Nと、これ等下
位の処理装置23A,23B,23C〜23Nに制御線24を通じて制御
されるハードウェアモジュール25A,25B,25C〜25Nとで階
層的に構成される。

即ち、被試験素子を試験するテストプログラムは試験
の手順が行単位で記述され、上位処理装置21はそのテス
トプログラムを行単位で記憶装置から順次読出し、その
読出したプログラム行について実行するか否かを制御す
る。

この上位の処理装置21には複数の下位の処理装置23A,
23B,23C〜23Nが接続されており、上位処理装置21は被試
験素子のテスト状態をみながら読出したプログラム行を
実行するかどうかを決め、実行するを決めたプログラム
行の実際の実行は下位に設けられた複数の処理装置23A,
23B,23C〜23Nの何れかに委ねられる。

下位の各処理装置23A,23B,23C〜23Nは被試験素子に対
するテスト信号を制御するに適した専用の処理装置であ
り、それぞれに接続されているハードウェアモジュール
25A,25B,25C〜25Nを制御するに適した機械語をプログラ
ム言語としている。処理装置23は上位の処理装置21から
プログラム行の実行を委嘱されると、そのプログラム行
を解読し、プログラム行の実行に入る。つまり、処理装
置23A,23B,23C〜23Nは被試験素子に対するテスト信号の
入出力をする手順が記述された制御プログラムを、図に
は示してないが記憶装置に保持しており、与えられたプ
ログラム行の解読結果によりその制御プログラムを読出
して、プログラム行に記述されている信号の入出力制御
をする手順を実行する。

この下位の処理装置23A,23B,23C〜23Nはそれぞれに接
続されているハードウェアモジュール25A,25B,25C〜25N
にアクセスしたり、テスト状態（端子の接続や測定器の
状態）等を変更したりするのに便利な命令語体系をも
ち、且つマクロ命令化されているので上位処理装置21
が、その命令語体系でハードウェアモジュール25A,25B,
25C〜25Nに対して直接同じ処理をさせるより数十倍の処
理速度が得られるように構成されている。このようにIC
テストシステムは、多数の入出力端子を有する被試験素
子に対するDCテストをするに際し迅速な制御をすること
ができる。

また、処理装置23は、上位処理装置21から実行の委嘱
を受けたプログラム行をそのまま実行するだけではな
く、プログラム行を解読し、その解読結果に対して、被
試験素子に対して予め情報が与えられている機能条件、
例えば、最小クロック幅、入力条件、タイミング関係或
いは禁止条件などをチェックし、誤った入力信号を与え
てしまったり、甚だしくは被試験素子の破損を招くよう
な信号状態に陥ることがないように判断しながら被試験
素子に試験信号を出力し或いは出力信号の測定を行う。

ハードウェアモジュール25A,25B,25C〜25Nは下位の処
理装置23A,23B,23C〜23Nのプログラム行の実行に伴う制
御信号が供給され、被試験素子の指定された入力端子に
対してテスト信号，例えば5.25Vの直流信号を出力した
り或いは被試験素子の指定された出力端子からの信号を
測定することができる。

このハードウェアモジュール25A,25B,25C〜25Nはマイ
クロプロセッサ26を含んでいてもよい。このマイクロプ
ロセッサ26は、多数の論理素子を置き換えただけの、複
雑な判断機能を必要としない決められたシーケンスを高
速に行うものである。このマイクロプロセッサ26は汎用
のプロセッサが使用され、その動作が予めプログラミン
グされていて、処理装置23からの命令により被試験素子
に対する信号の入出力を制御することができる。

以上のように下位の処理装置23A,23B,23C〜23Nは上位
の処理装置21の制御の下に被試験素子に対する試験の実
際の処理の全てを実行し、上位の処理装置21は下位の各
処理装置23A,23B,23C〜23Nのプログラム行の実行制御及
び試験結果の良否判定結果の収集など、ICテストシステ
ム全体が有機的動作のみを行う。

更に、この発明では、下位の処理装置23A,23B,23C〜2
3Nは被試験素子について得られた試験データについてそ
の良否を判定し、その判定結果は被試験素子別にそれぞ
れ唯一本づつの信号線27A,27B〜27Nを介して上位の処理
装置に供給される。

第２図はこの発明の実施例の要部の構成例を示す図で
ある。この実施例では、４つの信号線27A,27B〜27Dが示
されており、最大で４個の被試験素子30A,30B〜30Dの試
験が同時にできるように構成されている場合である。下
位の各処理装置23A,23B,23C〜23Nと上位の処理装置21と
が各信号線27A,27B〜27Dを用いてそれぞれワイヤードオ
ア回路31A,31B,31C〜31Nと31Pとを介して接続され、下
位の各処理装置23A,23B,23C〜23Nはそれぞれの内部状態
を示すステータス32A,32B,32C〜32Nを各信号線27A,27B
〜27Dに乗せることができるように構成される。

ICテストシステムは各試験素子30A,30B〜30Dに対して
多くの試験を実施し、通常は、それらの試験項目の全て
に合格した場合にだけその被試験素子30A,30B〜30Dを良
品と判定する。この信号線27A,27B〜27Dは各被試験素子
30A,30B〜30Dに関しての最終判定結果をそれぞれ収集す
るのに用いられる。

例えば、第１の被試験素子30Aの出力信号は、ハード
ウェアモジュール25aにより測定され、その測定データ
はハードウェアモジュール25aを制御している下位の処
理装置23A,23B,23Cに読み込まれる。下位の処理装置23
A,23B,23Cはそれらの測定データを必要に応じて補正
し、最終的に求められたデータ値と基準値とを比較して
各データ値の良否を判定する。各判定結果は判定ステー
タス32aとして信号線27Aに出力される。第２の被試験素
子30Bに関しても、他のハードウェアモジュール25bを用
いて同様に試験が実施され、その測定データは下位の処
理装置23B,23C,…で良否が判定され、各試験項目の判定
ステータス32bが信号線27Bに出力される。第3,第４の被
試験素子30C,30Dに対する試験もその他のハードウェア
モジュール25c,25dを用いて実施され、それぞれの判定
ステータス32c,32dはそれぞれ信号線27C,27Dに出力され
る。

この発明の構成によれば、各試験項目について、良の
判定されるとステータスは『０』に操作され、不良と判
定されるとステータスが『１』に操作される。それらの
『０』或いは『１』のステータスはワイヤードオア回路
31A,31B,31C〜31Nを介して信号線27A,27B〜27Dに出力さ
れるので、例えば、第１の信号線27Aに接続されるステ
ータス32aが１つでも『１』に操作されていると、第１
の信号線27Aは『１』の信号が乗せられて上位の処理装
置21には『１』なる信号が供給される。つまり、第１の
被試験素子30Aは不良と判断される。他方、信号線27Aに
接続される全てのステータス32aが『０』に操作されて
いると、この場合だけ信号線27Aには『０』の信号が乗
せられる。この『０』の信号が上位の処理装置21で読み
取られると、被試験素子30Aは良品と判断される。従っ
て、上位の処理装置21までの信号線27A,27B〜27Dに乗せ
られている信号を一回読込むだけで、被試験素子30A,30
B〜30Dに関してそれぞれ全試験項目が良であったか否か
の最終結果を知ることができ、次の処理を迅速且つ適切
に進めることができる。

第２図での説明では、ハードウェアモジュール25a,25
b〜25d（第２図）は各被試験素子30A,30B〜30Dべつに特
定して用いられるように説明したが、同一のハードウェ
アモジュール25が複数の被試験素子30A,30B〜30Dに対す
る試験に時分割的に割り当てられても良い。例えば、１
つのハードウェアモジュール25A（第１図）が２つの被
試験素子30A,30Bに対して使用されるように制御するこ
ともできる。この場合には、そのハードウェアモジュー
ル25Aによる２つの測定データは、そのハードウェアモ
ジュール25Aを制御する下位の処理装置23Aの内部におい
て分別処理されてそれぞれ別のステータスとして信号線
27A,27Bに乗せるように制御される。

また下位の各処理装置23A,23B,23C〜23Nから上位の処
理装置21への接続は信号線27とワイヤードオア回路31に
限るものではなく、この発明を実現するための同等の手
段を用いて構成しても良い。

「発明の効果」 以上に説明したように、この発明によれば、上位に在
る処理装置は専らプログラム行の実行するを制御するよ
うに構成し、プログラム行の実際の実行は下位の複数の
処理装置に分散させるようにした階層構造での制御を採
るようにした。このように分散型アーキテクチャによる
処理速度の向上を図ると共に、各階層毎に最適な命令語
体系を使用しているので制御信号を出力するまでの処理
が非常に早くなり、被試験素子に対するテストを高速に
行うことができる。

また、この発明の構成によれば、同時に複数の被試験
素子について多数の項目にわたる試験をしても、その多
項目の試験結果は被試験素子別に異なる信号線にまとめ
て出力されるようにした。従って、上位の処理装置は各
被試験素子ごとに１本の信号線を通して唯１回だけステ
ータスを読込めばそれらの良不良を直ちに知ることがで
き、試験速度の向上に多大な効果がある。

【図面の簡単な説明】

第１図はこの発明の実施例を示す構成図、第２図はこの
発明の要部を示す回路構成図、第３図は従来のICテスト
システムの構成例を示す図である。 11:中央処理装置、12:制御線、13:ハードウェアモジュ
ール、14:マイクロプロセッサ、21:上位の処理装置、2
2:制御用バス、23:下位の処理装置、24:制御線、25:ハ
ードウェアモジュール、26:マイクロプロセッサ、27:信
号線、30:被試験素子、31:ワイヤードオア回路、32:ス
テータス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 樹下行三他著、「テストと信頼性」、 第１版第１刷昭和57年４月20日オーム社 発行、Ｐ．114〜115

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】被試験素子の入力端子への制御信号の設定
   命令、被試験素子の出力端子からの出力信号の測定命令
   などの実行命令が行単位で記録されたテストプログラム
   を行単位で読出してその読出した命令を複数の下位の処
   理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必要
   とする各種制御乃至処理を、上記命令に応じたプログラ
   ムを読み出して、複数のハードウェアモジュールに対し
   て行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試験
   素子にテスト信号を接続したり、被試験素子の出力信号
   を測定したりする上記複数のハードウェアモジュールと
   からなり、 上記複数の下位の処理装置と上記上位の処理装置との間
   に複数信号線が接続され、 上記複数の下位の処理装置はそれぞれ複数被試験素子に
   対し良・不良の判定をする手段と、その各被試験素子ご
   との判定結果を、その被試験素子と対応した上記信号線
   の１つにそれぞれ出力する手段とを有するICテストシス
   テム。