JP2518039B2 - デ―タ処理装置の制御記憶ロ―ド方法 - Google Patents
デ―タ処理装置の制御記憶ロ―ド方法Info
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- JP2518039B2 JP2518039B2 JP5345489A JP5345489A JP2518039B2 JP 2518039 B2 JP2518039 B2 JP 2518039B2 JP 5345489 A JP5345489 A JP 5345489A JP 5345489 A JP5345489 A JP 5345489A JP 2518039 B2 JP2518039 B2 JP 2518039B2
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- control
- control memory
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/31853—Test of registers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御情報を読み込み制御記憶に格納するデ
ータ処理装置の制御記憶ロード方法に関するものであ
る。
ータ処理装置の制御記憶ロード方法に関するものであ
る。
従来より、汎用コンピュータの制御装置において、系
統的な設計が行え、汎用性を持たせることができ、経済
的にもトランジスタによる論理制御回路に比べ有利であ
ることなどから、記憶論理によるマイクロプログラム制
御が行われている。以前は、非破壊型の読み出し専用メ
モリ（read only storage:ROS）に制御情報としてのマ
イクロプログラムを格納していたが、現在では読み書き
自由なメモリ（random access memory:RAM）がこれに代
わっている。
統的な設計が行え、汎用性を持たせることができ、経済
的にもトランジスタによる論理制御回路に比べ有利であ
ることなどから、記憶論理によるマイクロプログラム制
御が行われている。以前は、非破壊型の読み出し専用メ
モリ（read only storage:ROS）に制御情報としてのマ
イクロプログラムを格納していたが、現在では読み書き
自由なメモリ（random access memory:RAM）がこれに代
わっている。
ところが、このRAMは、電源を切ると内容を失ってし
まうので、システム立ち上げ時に外部からマイクロプロ
グラムを読み込む必要がある。そこで、従来より、次の
ような制御記憶ロード方法が採用されている。
まうので、システム立ち上げ時に外部からマイクロプロ
グラムを読み込む必要がある。そこで、従来より、次の
ような制御記憶ロード方法が採用されている。
第２図は制御記憶ロード用インターフェイスによるロ
ード方式の適用された従来のデータ処理装置を示すブロ
ック構成図である。同図において、１はマイクロプログ
ラムを格納すべき制御記憶、４は制御記憶ロード用レジ
スタ、５は補助レジスタ、700は制御記憶書き込み用パ
ス、800は制御記憶ロード用レジスタ設定用パス、900は
制御記憶ロード用インターフェイスである。このように
構成されたデータ処理装置10′においては、制御記憶ロ
ード用インターフェイス900を介して供与される外部か
らのマイクロプログラムの一語分のデータが数回に分け
て制御記憶ロード用レジスタ４へ送られ、一語分のデー
タが揃ったところで、制御記憶ロード用レジスタ４の内
容が制御記憶書き込み用パス700を介して制御記憶１に
書き込まれる。次の一語分のデータも同様にして制御記
憶１に書き込まれ、以下同様動作を繰り返すことによっ
て、全てのマイクロプログラムが制御記憶１に格納され
るものとなる。
ード方式の適用された従来のデータ処理装置を示すブロ
ック構成図である。同図において、１はマイクロプログ
ラムを格納すべき制御記憶、４は制御記憶ロード用レジ
スタ、５は補助レジスタ、700は制御記憶書き込み用パ
ス、800は制御記憶ロード用レジスタ設定用パス、900は
制御記憶ロード用インターフェイスである。このように
構成されたデータ処理装置10′においては、制御記憶ロ
ード用インターフェイス900を介して供与される外部か
らのマイクロプログラムの一語分のデータが数回に分け
て制御記憶ロード用レジスタ４へ送られ、一語分のデー
タが揃ったところで、制御記憶ロード用レジスタ４の内
容が制御記憶書き込み用パス700を介して制御記憶１に
書き込まれる。次の一語分のデータも同様にして制御記
憶１に書き込まれ、以下同様動作を繰り返すことによっ
て、全てのマイクロプログラムが制御記憶１に格納され
るものとなる。
また、これとは別の方法として、第３図に示すような
ロード方式もある。同図において、５−１〜５−ｎは通
常のスキャンパスを構成するレジスタ群、200はクロッ
ク入力信号、300はシフトインデータ入力、400はシフト
アウトデータ出力である。このように構成されたデータ
処理装置10″においては、レジスタ群５−１〜５−ｎお
よび制御記憶ロード用レジスタ４を通る一本のスキャン
パスを用いて、まずマイクロプログラムの一語分のデー
タがスキャンパスの中を１ビットずつシフトして制御記
憶ロード用レジスタ４にセットされ、そのセットされた
制御記憶ロード用レジスタ４の内容が、制御記憶書き込
み用パス700を介して制御記憶１に書き込まれる。次の
一語分のデータも同様にして制御記憶１に書き込まれ、
以下同様動作を繰り返すことによって、全てのマイクロ
プログラムが制御記憶１に格納されるものとなる。な
お、制御記憶ロード用レジスタ４の内容はシフトアウト
データとして、シフトアウトデータ出力400より引き出
すことが可能である。
ロード方式もある。同図において、５−１〜５−ｎは通
常のスキャンパスを構成するレジスタ群、200はクロッ
ク入力信号、300はシフトインデータ入力、400はシフト
アウトデータ出力である。このように構成されたデータ
処理装置10″においては、レジスタ群５−１〜５−ｎお
よび制御記憶ロード用レジスタ４を通る一本のスキャン
パスを用いて、まずマイクロプログラムの一語分のデー
タがスキャンパスの中を１ビットずつシフトして制御記
憶ロード用レジスタ４にセットされ、そのセットされた
制御記憶ロード用レジスタ４の内容が、制御記憶書き込
み用パス700を介して制御記憶１に書き込まれる。次の
一語分のデータも同様にして制御記憶１に書き込まれ、
以下同様動作を繰り返すことによって、全てのマイクロ
プログラムが制御記憶１に格納されるものとなる。な
お、制御記憶ロード用レジスタ４の内容はシフトアウト
データとして、シフトアウトデータ出力400より引き出
すことが可能である。
しかしながら、このような従来の制御記憶ロード方法
によると、第２図に示した制御記憶ロード専用のパスを
用いてマイクロプログラムを格納するロード方式にあっ
ては、マイクロプログラムの一語分の長さが大きいと多
くのピン数を必要とするため、実装上不利となるという
欠点があった。また、第３図に示した一本のスキャンパ
スを用いてマイクロプログラムを格納するロード方式に
あっては、データを１ビットずつシフトさせて一語分の
データが制御記憶ロード用レジスタ４に揃った時点で、
制御記憶ロード用レジスタ４の内容を制御記憶１に書き
込むものとしているため、制御記憶ロードに無関係なレ
ジスタ群５−１〜５−ｎまでスキャンせねばならず、そ
れだけ多くのクロックを要することになり、余計な時間
がかかるという欠点があった。
によると、第２図に示した制御記憶ロード専用のパスを
用いてマイクロプログラムを格納するロード方式にあっ
ては、マイクロプログラムの一語分の長さが大きいと多
くのピン数を必要とするため、実装上不利となるという
欠点があった。また、第３図に示した一本のスキャンパ
スを用いてマイクロプログラムを格納するロード方式に
あっては、データを１ビットずつシフトさせて一語分の
データが制御記憶ロード用レジスタ４に揃った時点で、
制御記憶ロード用レジスタ４の内容を制御記憶１に書き
込むものとしているため、制御記憶ロードに無関係なレ
ジスタ群５−１〜５−ｎまでスキャンせねばならず、そ
れだけ多くのクロックを要することになり、余計な時間
がかかるという欠点があった。
本発明はこのような課題を解決するためになされたも
ので、制御記憶ロード用レジスタを通る第１のスキャン
パスと、制御記憶ロード用レジスタを除くレジスタ群を
通る第２のスキャンパスと、供与されるモード信号に基
づき第１のスキャンパスおよび第２のスキャンパスのい
ずれか一方を選択しその制御記憶ロード用レジスタおよ
びレジスタ群にクロックを供与する第１の制御手段と、
上記モード信号に基づき第１のスキャンパスおよび第２
のスキャンパスのいずれか一方を選択しその制御記憶ロ
ード用レジスタおよびレジスタ群よりシフトアウトデー
タを得る第２の制御手段とを備え、制御記憶ロード用レ
ジスタの内容を繰り返し書き込むことにより制御情報を
制御記憶に格納するようにしたものである。
ので、制御記憶ロード用レジスタを通る第１のスキャン
パスと、制御記憶ロード用レジスタを除くレジスタ群を
通る第２のスキャンパスと、供与されるモード信号に基
づき第１のスキャンパスおよび第２のスキャンパスのい
ずれか一方を選択しその制御記憶ロード用レジスタおよ
びレジスタ群にクロックを供与する第１の制御手段と、
上記モード信号に基づき第１のスキャンパスおよび第２
のスキャンパスのいずれか一方を選択しその制御記憶ロ
ード用レジスタおよびレジスタ群よりシフトアウトデー
タを得る第２の制御手段とを備え、制御記憶ロード用レ
ジスタの内容を繰り返し書き込むことにより制御情報を
制御記憶に格納するようにしたものである。
したがってこの発明によれば、例えば、マイクロプロ
グラムの一語が入るまで制御記憶ロード用レジスタにク
ロックを供与し、そこで制御記憶ロード用レジスタの内
容を制御記憶に書き込み、以下同様にして制御記憶ロー
ド用レジスタの内容を繰り返し書き込むようになせば、
制御記憶に全てのマイクロプログラムが格納されるもの
となる。
グラムの一語が入るまで制御記憶ロード用レジスタにク
ロックを供与し、そこで制御記憶ロード用レジスタの内
容を制御記憶に書き込み、以下同様にして制御記憶ロー
ド用レジスタの内容を繰り返し書き込むようになせば、
制御記憶に全てのマイクロプログラムが格納されるもの
となる。
以下、本発明に係るデータ処理装置の制御記憶ロード
方法を詳細に説明する。
方法を詳細に説明する。
第１図はこの制御記憶ロード方法の一実施例を適用し
てなるデータ処理装置を示すブロック構成図である。同
図において、１は制御記憶、２はクロック制御回路、３
はシフトアウトセレクタ、４は制御記憶ロード用レジス
タ、５−１〜５−ｎは通常のスキャンパスを構成するレ
ジスタ群、100はモード信号、200はクロック入力信号、
300はシフトインデータ入力、400はシフトアウトデータ
出力、500は制御記憶ロード専用スキャンパス用クロッ
ク、501は通常のスキャンパス用クロック、600は制御記
憶ロード専用スキャンパス用シフトアウトデータ、601
は通常のスキャンパス用シフトアウトデータ、700は制
御記憶書き込み用パスである。
てなるデータ処理装置を示すブロック構成図である。同
図において、１は制御記憶、２はクロック制御回路、３
はシフトアウトセレクタ、４は制御記憶ロード用レジス
タ、５−１〜５−ｎは通常のスキャンパスを構成するレ
ジスタ群、100はモード信号、200はクロック入力信号、
300はシフトインデータ入力、400はシフトアウトデータ
出力、500は制御記憶ロード専用スキャンパス用クロッ
ク、501は通常のスキャンパス用クロック、600は制御記
憶ロード専用スキャンパス用シフトアウトデータ、601
は通常のスキャンパス用シフトアウトデータ、700は制
御記憶書き込み用パスである。
通常、このデータ処理装置10は、制御記憶１に格納さ
れた制御情報（マイクロプログラム）を順次読み出すこ
とにより、制御される。しかし、制御記憶１には、その
初期状態すなわちシステムの立ち上げ時にあっては、マ
イクロプログラムが格納されでいない。このため、外部
よりマイクロプログラムを制御記憶１に格納する必要が
生じる。以下、その制御記憶１へのマイクロプログラム
の格納方法について説明する。
れた制御情報（マイクロプログラム）を順次読み出すこ
とにより、制御される。しかし、制御記憶１には、その
初期状態すなわちシステムの立ち上げ時にあっては、マ
イクロプログラムが格納されでいない。このため、外部
よりマイクロプログラムを制御記憶１に格納する必要が
生じる。以下、その制御記憶１へのマイクロプログラム
の格納方法について説明する。
すなわち、先ず、モード信号100をクロック制御回路
２へ供与することにより、クロック入力信号200を制御
記憶ロード専用スキャンパス用クロック500として、制
御記憶ロード用レジスタ４へ与える。すなわち、供与さ
れるモード信号100の種別に応じて、クロック制御回路
２が、制御記憶ロード用レジスタ４への制御記憶ロード
専用スキャンパス用クロック500を選択して出力する。
また、上述のモード信号100をシフトアウトセレクタ３
へ供与することにより、シフトアウトセレクタ３に制御
記憶ロード専用スキャンパス用シフトアウトデータ600
を選択入力させる。これにより、制御記憶ロード用レジ
スタ４を通るスキャンパスが形成される。そして、この
状態で、格納すべきマイクロプログラムの一語をシフト
インデータ入力300として与え、制御記憶ロード用レジ
スタ４にそのマイクロプログラムの一語が入るまで、制
御記憶ロード専用スキャンパス用クロック500を与え
る。そこで、制御記憶ロード用レジスタ４の内容を制御
記憶書き込み用パス700を介して制御記憶１に書き込
む。以下同様にして、マイクロプログラムの一語を次々
に制御記憶ロード用レジスタ４に入れ、制御記憶ロード
用レジスタ４の内容を繰り返し制御記憶１に書き込むこ
とによって、全てのマイクロプログラムを制御記憶１に
格納する。なお、この場合、制御記憶ロード用レジスタ
４の内容は制御記憶ロード専用スキャンパス用シフトア
ウトデータ600として、シフトアウトデータ出力400より
引き出すことが可能である。
２へ供与することにより、クロック入力信号200を制御
記憶ロード専用スキャンパス用クロック500として、制
御記憶ロード用レジスタ４へ与える。すなわち、供与さ
れるモード信号100の種別に応じて、クロック制御回路
２が、制御記憶ロード用レジスタ４への制御記憶ロード
専用スキャンパス用クロック500を選択して出力する。
また、上述のモード信号100をシフトアウトセレクタ３
へ供与することにより、シフトアウトセレクタ３に制御
記憶ロード専用スキャンパス用シフトアウトデータ600
を選択入力させる。これにより、制御記憶ロード用レジ
スタ４を通るスキャンパスが形成される。そして、この
状態で、格納すべきマイクロプログラムの一語をシフト
インデータ入力300として与え、制御記憶ロード用レジ
スタ４にそのマイクロプログラムの一語が入るまで、制
御記憶ロード専用スキャンパス用クロック500を与え
る。そこで、制御記憶ロード用レジスタ４の内容を制御
記憶書き込み用パス700を介して制御記憶１に書き込
む。以下同様にして、マイクロプログラムの一語を次々
に制御記憶ロード用レジスタ４に入れ、制御記憶ロード
用レジスタ４の内容を繰り返し制御記憶１に書き込むこ
とによって、全てのマイクロプログラムを制御記憶１に
格納する。なお、この場合、制御記憶ロード用レジスタ
４の内容は制御記憶ロード専用スキャンパス用シフトア
ウトデータ600として、シフトアウトデータ出力400より
引き出すことが可能である。
診断の目的で用いるときは、モード信号100の種別を
変え、クロック制御回路２にレジスタ群５−１〜５−ｎ
への通常のスキャンパス用クロック501を選択出力さ
せ、シフトアウトセレクタ３に通常のスキャンパス用シ
フトアウトデータ601を選択入力させることにより、レ
ジスタ群５−１〜５−ｎの内容を通常のスキャンパス用
シフトアウトデータ601として、シフトアウトデータ出
力400より引き出すことができる。
変え、クロック制御回路２にレジスタ群５−１〜５−ｎ
への通常のスキャンパス用クロック501を選択出力さ
せ、シフトアウトセレクタ３に通常のスキャンパス用シ
フトアウトデータ601を選択入力させることにより、レ
ジスタ群５−１〜５−ｎの内容を通常のスキャンパス用
シフトアウトデータ601として、シフトアウトデータ出
力400より引き出すことができる。
第１図の構成より明らかなように、本実施例による制
御記憶ロード方法によれば、制御記憶ロード専用のスキ
ャンパスを用いることにより、スキャンパスを一本しか
用いないものに比して、高速に制御記憶をロードするこ
とができるようになる。また、データ処理装置の外部と
のパスを多く必要としないため、実装上少ないピン数で
装置を構成できるようになる。
御記憶ロード方法によれば、制御記憶ロード専用のスキ
ャンパスを用いることにより、スキャンパスを一本しか
用いないものに比して、高速に制御記憶をロードするこ
とができるようになる。また、データ処理装置の外部と
のパスを多く必要としないため、実装上少ないピン数で
装置を構成できるようになる。
以上説明したように本発明によるデータ処理装置の制
御記憶ロード方法によれば、制御記録ロード用レジスタ
を通る第１のスキャンパスと、制御記憶ロード用レジス
タを除くレジスタ群を通る第２のスキャンパスと、供与
されるモード信号に基づき第１のスキャンパスおよび第
２のスキャンパスのいずれか一方を選択しその制御記憶
ロード用レジスタおよびレジスタ群にクロックを供与す
る第１の制御手段と、上記モード信号に基づき第１のス
キャンパスおよび第２のスキャンパスのいずれか一方を
選択しその制御記憶ロード用レジスタおよびレジスタ群
よりシフトアウトデータを得る第２の制御手段とを備
え、制御記憶ロード用レジスタの内容を繰り返し書き込
むことにより制御情報を制御記憶に格納するようにした
ので、従来に比して高速に制御記憶をロードすることが
できるようになり、また実装上少ないピン数で装置を構
成することが可能となるという優れた効果を奏する。
御記憶ロード方法によれば、制御記録ロード用レジスタ
を通る第１のスキャンパスと、制御記憶ロード用レジス
タを除くレジスタ群を通る第２のスキャンパスと、供与
されるモード信号に基づき第１のスキャンパスおよび第
２のスキャンパスのいずれか一方を選択しその制御記憶
ロード用レジスタおよびレジスタ群にクロックを供与す
る第１の制御手段と、上記モード信号に基づき第１のス
キャンパスおよび第２のスキャンパスのいずれか一方を
選択しその制御記憶ロード用レジスタおよびレジスタ群
よりシフトアウトデータを得る第２の制御手段とを備
え、制御記憶ロード用レジスタの内容を繰り返し書き込
むことにより制御情報を制御記憶に格納するようにした
ので、従来に比して高速に制御記憶をロードすることが
できるようになり、また実装上少ないピン数で装置を構
成することが可能となるという優れた効果を奏する。
第１図は本発明に係る制御記憶ロード方法を適用してな
るデータ処理装置を示すブロック構成図、第２図は制御
記憶ロード用インターフェイスによるロード方式の適用
された従来のデータ処理装置を示すブロック構成図、第
３図は一本のスキャンパスを用いてマイクロプログラム
を格納するロード方式の適用された従来のデータ処理装
置を示すブロック構成図である。 １……制御記憶、２……クロック制御回路、３……シフ
トアウトセレクタ、４……制御記憶ロード用レジスタ、
５−１〜５−ｎ……通常のスキャンパスを構成するレジ
スタ群、100……モード信号、200……クロック入力信
号、300……シフトインデータ入力、400……シウトアウ
トデータ出力、500……制御記憶ロード専用スキャンパ
ス用クロック、501……通常のスキャンパス用クロッ
ク、600……制御記憶ロード専用スキャンパス用シフト
アウトデータ、601……通常のスキャンパス用シフトア
ウトデータ、10……データ処理装置。
るデータ処理装置を示すブロック構成図、第２図は制御
記憶ロード用インターフェイスによるロード方式の適用
された従来のデータ処理装置を示すブロック構成図、第
３図は一本のスキャンパスを用いてマイクロプログラム
を格納するロード方式の適用された従来のデータ処理装
置を示すブロック構成図である。 １……制御記憶、２……クロック制御回路、３……シフ
トアウトセレクタ、４……制御記憶ロード用レジスタ、
５−１〜５−ｎ……通常のスキャンパスを構成するレジ
スタ群、100……モード信号、200……クロック入力信
号、300……シフトインデータ入力、400……シウトアウ
トデータ出力、500……制御記憶ロード専用スキャンパ
ス用クロック、501……通常のスキャンパス用クロッ
ク、600……制御記憶ロード専用スキャンパス用シフト
アウトデータ、601……通常のスキャンパス用シフトア
ウトデータ、10……データ処理装置。
Claims (1)
- 【請求項１】制御情報を読み込み制御記憶に格納するデ
ータ処理装置の制御記憶ロード方法において、制御記憶
ロード用レジスタを通る第１のスキャンパスと、前記制
御記憶ロード用レジスタを除くレジスタ群を通る第２の
スキャンパスと、供与されるモード信号に基づき前記第
１のスキャンパスおよび第２のスキャンパスのいずれか
一方を選択しその制御記憶ロード用レジスタおよびレジ
スタ群にクロックを供与する第１の制御手段と、前記モ
ード信号に基づき前記第１のスキャンパスおよび第２の
スキャンパスのいずれか一方を選択しその制御記憶ロー
ド用レジスタおよびレジスタ群よりシフトアウトデータ
を得る第２の制御手段とを備え、前記制御記憶ロード用
レジスタの内容を繰り返し書き込むことにより前記制御
情報を前記制御記憶に格納するようにしたことを特徴と
するデータ処理装置の制御記憶ロード方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345489A JP2518039B2 (ja) | 1989-03-06 | 1989-03-06 | デ―タ処理装置の制御記憶ロ―ド方法 |
| FR9002718A FR2643992B1 (fr) | 1989-03-06 | 1990-03-05 | Systeme de traitement des donnees, capable de memoriser des donnees de commande dans une memoire de commande avec une vitesse accrue |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345489A JP2518039B2 (ja) | 1989-03-06 | 1989-03-06 | デ―タ処理装置の制御記憶ロ―ド方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231632A JPH02231632A (ja) | 1990-09-13 |
| JP2518039B2 true JP2518039B2 (ja) | 1996-07-24 |
Family
ID=12943306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5345489A Expired - Lifetime JP2518039B2 (ja) | 1989-03-06 | 1989-03-06 | デ―タ処理装置の制御記憶ロ―ド方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2518039B2 (ja) |
| FR (1) | FR2643992B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355369A (en) * | 1991-04-26 | 1994-10-11 | At&T Bell Laboratories | High-speed integrated circuit testing with JTAG |
| US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829520A (en) * | 1987-03-16 | 1989-05-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | In-place diagnosable electronic circuit board |
| US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
-
1989
- 1989-03-06 JP JP5345489A patent/JP2518039B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-05 FR FR9002718A patent/FR2643992B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2643992B1 (fr) | 1993-12-03 |
| FR2643992A1 (fr) | 1990-09-07 |
| JPH02231632A (ja) | 1990-09-13 |
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