JPH11214520A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH11214520A JPH11214520A JP1015098A JP1015098A JPH11214520A JP H11214520 A JPH11214520 A JP H11214520A JP 1015098 A JP1015098 A JP 1015098A JP 1015098 A JP1015098 A JP 1015098A JP H11214520 A JPH11214520 A JP H11214520A
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- JP
- Japan
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- circuit
- semiconductor integrated
- fpga
- fpga core
- lsi
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Abstract
(57)【要約】
【課題】当該ＬＳＩ回路の電源が供給されている運用状
態において、外部からの動作条件変更入力に対応して、
ＦＰＧＡコアの回路機能を所望条件にプログラム変更可
能にして動的に回路機能を再構築可能とする半導体集積
回路を提供する。 【解決手段】半導体集積回路内にＦＰＧＡコアを有する
半導体集積回路において、繰返し書換え可能かつ、書換
えインターフェース回路を備えるＦＰＧＡコアを具備
し、ＦＰＧＡコアに対する回路プログラムの指定によ
り、対応するプログラムデータを外部の記憶媒体から受
けて、ＦＰＧＡコアを書込みする書込み制御手段を具備
する半導体集積回路。
態において、外部からの動作条件変更入力に対応して、
ＦＰＧＡコアの回路機能を所望条件にプログラム変更可
能にして動的に回路機能を再構築可能とする半導体集積
回路を提供する。 【解決手段】半導体集積回路内にＦＰＧＡコアを有する
半導体集積回路において、繰返し書換え可能かつ、書換
えインターフェース回路を備えるＦＰＧＡコアを具備
し、ＦＰＧＡコアに対する回路プログラムの指定によ
り、対応するプログラムデータを外部の記憶媒体から受
けて、ＦＰＧＡコアを書込みする書込み制御手段を具備
する半導体集積回路。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
（ＬＳＩ）のＬＳＩチップ上に周辺回路とのインターフ
ェース用として使用するＦＰＧＡコアを搭載する半導体
集積回路に関する。
（ＬＳＩ）のＬＳＩチップ上に周辺回路とのインターフ
ェース用として使用するＦＰＧＡコアを搭載する半導体
集積回路に関する。
【０００２】
【従来の技術】従来公知技術としては、特開平０６−２
２４３００号公報の半導体集積回路がある。これを引用
して以下に説明する。
２４３００号公報の半導体集積回路がある。これを引用
して以下に説明する。
【０００３】図３は上記公知技術のＬＳＩチップ上の構
成図である。図３のＬＳＩチップの構成は、モジュール
化されたＣＰＵコア、メモリ、スタンダードセル、ＦＰ
ＧＡ及びその他周辺回路用のモジュールで成る。このＬ
ＳＩにおけるＦＰＧＡは、評価用ＬＳＩ（エバリュエー
ションチップ）であり、最終的にＬＳＩチップになる段
階では論理回路と固定配線に置換えられて量産用ＬＳＩ
となる。
成図である。図３のＬＳＩチップの構成は、モジュール
化されたＣＰＵコア、メモリ、スタンダードセル、ＦＰ
ＧＡ及びその他周辺回路用のモジュールで成る。このＬ
ＳＩにおけるＦＰＧＡは、評価用ＬＳＩ（エバリュエー
ションチップ）であり、最終的にＬＳＩチップになる段
階では論理回路と固定配線に置換えられて量産用ＬＳＩ
となる。
【０００４】本発明に係るＦＰＧＡ（フィールド・プロ
グラマブル・ゲートアレイ）との違いについて説明す
る。図３に示されているＦＰＧＡは、論理設計の変更、
配線パターンの変更等を随時可能にして、新規開発機能
ブロックの論理を現場（フィールド）で随時修正してＬ
ＳＩ評価を短期間に評価可能とすることを主眼としたも
のである。尚、ＦＰＧＡとは，ユーザが内部配線／機能
回路を所望にプログラムして書換え可能なゲート・アレ
イである。
グラマブル・ゲートアレイ）との違いについて説明す
る。図３に示されているＦＰＧＡは、論理設計の変更、
配線パターンの変更等を随時可能にして、新規開発機能
ブロックの論理を現場（フィールド）で随時修正してＬ
ＳＩ評価を短期間に評価可能とすることを主眼としたも
のである。尚、ＦＰＧＡとは，ユーザが内部配線／機能
回路を所望にプログラムして書換え可能なゲート・アレ
イである。
【０００５】また、このＦＰＧＡに対するプログラム内
容の書換えは、評価結果に基づき、バグとなる論理設計
部位のプログラム修正が行なわれる。即ち、何らかの書
込み手段を介して目的機能となるようにプログラム修正
が行われる。この結果、短期間に繰返し評価デバック可
能としている。即ち、新規開発機能ブロックの代替えと
して使用される。尚、上記ＦＰＧＡへの書換え形態は電
源ＯＦＦしても消えないＥＥＰＲＯＭ型等の不揮発性メ
モリ素子の使用が一般的である。
容の書換えは、評価結果に基づき、バグとなる論理設計
部位のプログラム修正が行なわれる。即ち、何らかの書
込み手段を介して目的機能となるようにプログラム修正
が行われる。この結果、短期間に繰返し評価デバック可
能としている。即ち、新規開発機能ブロックの代替えと
して使用される。尚、上記ＦＰＧＡへの書換え形態は電
源ＯＦＦしても消えないＥＥＰＲＯＭ型等の不揮発性メ
モリ素子の使用が一般的である。
【０００６】
【発明が解決しようとする課題】上述説明したように従
来技術においては、ＬＳＩの評価・デバックを主目的と
してＦＰＧＡコアを搭載している。ところで、図４
（ａ）の構成に示すように、ディスク１００からの格納
データをデータ変換部２００を介してメモリ３００上へ
高速転送する装置構成例がある。これは例えば半導体試
験装置のパターン発生器に使用される。ディスク１００
はバッファメモリを有して高速、例えば１０Ｍワード／
秒の転送レートでデータ出力する。データ変換部２００
は、上記読出しデータを受けて、選択レジスタへの設定
条件に対応したデータ形態に変換した後、書込みの為の
制御信号とメモリへのアドレス信号と共にメモリ３００
へ供給する。データ形態の変換例としては、図４（ｂ）
に示すように、ワードデータのＬＳＢ側の並びをＭＳＢ
側へ入れ替えるフォーマット変換や、スキャンパターン
のビット列の位置合わせをする為の所定ビットシフト変
換をする等、その他多数の変換形態を具備しておく必要
がある。これを例えば１０ＭＨｚの１クロック毎に変
換、あるいはパイプライン処理により連続的に変換して
出力する。この為専用の回路を変換形態の種類だけ備え
ておく必要がある。尚、メモリ３００はパターン発生器
等に使用される長大なパターンメモリ等である。
来技術においては、ＬＳＩの評価・デバックを主目的と
してＦＰＧＡコアを搭載している。ところで、図４
（ａ）の構成に示すように、ディスク１００からの格納
データをデータ変換部２００を介してメモリ３００上へ
高速転送する装置構成例がある。これは例えば半導体試
験装置のパターン発生器に使用される。ディスク１００
はバッファメモリを有して高速、例えば１０Ｍワード／
秒の転送レートでデータ出力する。データ変換部２００
は、上記読出しデータを受けて、選択レジスタへの設定
条件に対応したデータ形態に変換した後、書込みの為の
制御信号とメモリへのアドレス信号と共にメモリ３００
へ供給する。データ形態の変換例としては、図４（ｂ）
に示すように、ワードデータのＬＳＢ側の並びをＭＳＢ
側へ入れ替えるフォーマット変換や、スキャンパターン
のビット列の位置合わせをする為の所定ビットシフト変
換をする等、その他多数の変換形態を具備しておく必要
がある。これを例えば１０ＭＨｚの１クロック毎に変
換、あるいはパイプライン処理により連続的に変換して
出力する。この為専用の回路を変換形態の種類だけ備え
ておく必要がある。尚、メモリ３００はパターン発生器
等に使用される長大なパターンメモリ等である。
【０００７】次に、図２に上記データ変換部２００をＬ
ＳＩ上に集積した簡単な構成例に示す。この構成は、Ｃ
ＰＵコア６０と、選択レジスタ６５と、周辺機能モジュ
ール５１〜５９で成る。アドレス発生系については除い
てある。選択レジスタ６５は、主にどのようなフォーマ
ットに変換してメモリへ書き込むかを決めるレジスタで
あり、これにより周辺機能モジュールが選択指定され
る。ＣＰＵコア６０は、コントローラであり、主に転送
動作の制御を司る管理用であり、外部からの動作条件変
更入力を受けた都度、選択レジスタ６５の内容を設定変
更し、またＤＭＡ転送に相当するような、メモリ３００
に対する転送開始の物理アドレスを生成して高速転送の
準備を行う。選択レジスタ６５は周辺機能モジュール５
１〜５９を選択的に動作可能とする設定レジスタとす
る。同時に動作するのは、この中で単一あるいは数種の
周辺機能モジュールのみであり、残りの多くの選択され
ない周辺機能モジュールは休止状態にある。
ＳＩ上に集積した簡単な構成例に示す。この構成は、Ｃ
ＰＵコア６０と、選択レジスタ６５と、周辺機能モジュ
ール５１〜５９で成る。アドレス発生系については除い
てある。選択レジスタ６５は、主にどのようなフォーマ
ットに変換してメモリへ書き込むかを決めるレジスタで
あり、これにより周辺機能モジュールが選択指定され
る。ＣＰＵコア６０は、コントローラであり、主に転送
動作の制御を司る管理用であり、外部からの動作条件変
更入力を受けた都度、選択レジスタ６５の内容を設定変
更し、またＤＭＡ転送に相当するような、メモリ３００
に対する転送開始の物理アドレスを生成して高速転送の
準備を行う。選択レジスタ６５は周辺機能モジュール５
１〜５９を選択的に動作可能とする設定レジスタとす
る。同時に動作するのは、この中で単一あるいは数種の
周辺機能モジュールのみであり、残りの多くの選択され
ない周辺機能モジュールは休止状態にある。
【０００８】個々の周辺機能モジュール５１〜５９は、
あるデータ変換目的に特化して高速動作可能な機能回路
であり、データ変換処理、スキャンデータ変換、ストリ
ーム変換等の回路ロジックによる高速変換する機能回路
である。これら機能回路は、例えば１０ＭＨｚのクロッ
ク周期で高速変換して転送出力することが要求される
為、類似した変換機能であっても高速動作に追従できな
い場合は個別の周辺機能モジュールとしてそれぞれ備え
ておく必要がある。この結果、備えるべき周辺機能モジ
ュール５１〜５９の数が増大してくる。これに伴って回
路規模が大きくなってしまい、ＬＳＩに収容することが
困難となってしまったり、大規模化して高価になったり
してしまう。また、新たなデータ変換形態が必要となっ
た場合には対応する新規ＬＳＩが必要となる。これらの
観点から実用上の難点がある。そこで、本発明が解決し
ようとする課題は、当該ＬＳＩ回路の電源が供給されて
いる運用状態において、外部からの動作条件変更入力に
対応して、ＦＰＧＡコアの回路機能を所望条件にプログ
ラム変更可能にして動的に回路機能を再構築可能とする
半導体集積回路を提供することである。
あるデータ変換目的に特化して高速動作可能な機能回路
であり、データ変換処理、スキャンデータ変換、ストリ
ーム変換等の回路ロジックによる高速変換する機能回路
である。これら機能回路は、例えば１０ＭＨｚのクロッ
ク周期で高速変換して転送出力することが要求される
為、類似した変換機能であっても高速動作に追従できな
い場合は個別の周辺機能モジュールとしてそれぞれ備え
ておく必要がある。この結果、備えるべき周辺機能モジ
ュール５１〜５９の数が増大してくる。これに伴って回
路規模が大きくなってしまい、ＬＳＩに収容することが
困難となってしまったり、大規模化して高価になったり
してしまう。また、新たなデータ変換形態が必要となっ
た場合には対応する新規ＬＳＩが必要となる。これらの
観点から実用上の難点がある。そこで、本発明が解決し
ようとする課題は、当該ＬＳＩ回路の電源が供給されて
いる運用状態において、外部からの動作条件変更入力に
対応して、ＦＰＧＡコアの回路機能を所望条件にプログ
ラム変更可能にして動的に回路機能を再構築可能とする
半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】第１図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、半導体集積回路（ＬＳＩ）内
にＦＰＧＡコアを有する半導体集積回路において、繰返
し書換え可能かつ、書換えインターフェース回路を備え
るＦＰＧＡコア１０を具備し、ＦＰＧＡコアに対する回
路プログラムの指定により、対応するプログラムデータ
を外部の記憶媒体２０から受けて、ＦＰＧＡコア１０を
書込みする書込み制御手段を具備することを特徴とする
半導体集積回路である。上記発明によれば、当該ＬＳＩ
回路の電源が供給されている運用状態において、外部か
らの動作条件変更入力に対応して、ＬＳＩ内部のインタ
ーフェースの回路機能を決めるＦＰＧＡコアの回路機能
を所望条件にプログラム変更可能にして動的に回路機能
を再構築してＬＳＩ内部の休止回路の規模を大幅に低減
可能とする半導体集積回路が実現できる。
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、半導体集積回路（ＬＳＩ）内
にＦＰＧＡコアを有する半導体集積回路において、繰返
し書換え可能かつ、書換えインターフェース回路を備え
るＦＰＧＡコア１０を具備し、ＦＰＧＡコアに対する回
路プログラムの指定により、対応するプログラムデータ
を外部の記憶媒体２０から受けて、ＦＰＧＡコア１０を
書込みする書込み制御手段を具備することを特徴とする
半導体集積回路である。上記発明によれば、当該ＬＳＩ
回路の電源が供給されている運用状態において、外部か
らの動作条件変更入力に対応して、ＬＳＩ内部のインタ
ーフェースの回路機能を決めるＦＰＧＡコアの回路機能
を所望条件にプログラム変更可能にして動的に回路機能
を再構築してＬＳＩ内部の休止回路の規模を大幅に低減
可能とする半導体集積回路が実現できる。
【００１０】第２に、上記課題を解決するために、本発
明の構成では、電源が供給されてＬＳＩ回路が動作状態
において、ＦＰＧＡコア１０の回路機能を動的に再設定
可能とすることを特徴とする上述半導体集積回路があ
る。また、書換え可能なＦＰＧＡコア１０の書込み保持
メモリセルはＥＥＰＲＯＭ、あるいはＲＡＭであること
を特徴とする上述半導体集積回路がある。
明の構成では、電源が供給されてＬＳＩ回路が動作状態
において、ＦＰＧＡコア１０の回路機能を動的に再設定
可能とすることを特徴とする上述半導体集積回路があ
る。また、書換え可能なＦＰＧＡコア１０の書込み保持
メモリセルはＥＥＰＲＯＭ、あるいはＲＡＭであること
を特徴とする上述半導体集積回路がある。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１２】図１は、本発明の一実施例を示す構成図で
ある。構成は、ＬＳＩ内にコントローラ部と、ＦＰＧＡ
部と、ＬＳＩ外部に記憶媒体２０を備える構成で成る。
ある。構成は、ＬＳＩ内にコントローラ部と、ＦＰＧＡ
部と、ＬＳＩ外部に記憶媒体２０を備える構成で成る。
【００１３】記憶媒体２０は、ＦＰＧＡ部を従来の周辺
機能モジュールと等価に機能させる為の書込み用のプロ
グラムデータ（コンフィグレーションデータ）が必要と
する周辺機能モジュールの種類数だけ記憶媒体に格納さ
れている。この記憶媒体２０はディスクあるいはメモリ
が使用され、途中のインターフェース回路を仲介してＬ
ＳＩ内のＣＰＵコアへ供給される。
機能モジュールと等価に機能させる為の書込み用のプロ
グラムデータ（コンフィグレーションデータ）が必要と
する周辺機能モジュールの種類数だけ記憶媒体に格納さ
れている。この記憶媒体２０はディスクあるいはメモリ
が使用され、途中のインターフェース回路を仲介してＬ
ＳＩ内のＣＰＵコアへ供給される。
【００１４】ＬＳＩ内のコントローラ部はＣＰＵコア６
０と、制御メモリ６２と、選択レジスタ６５とで成る。
これは、従来の機能要素に次の機能が追加される。即
ち、選択レジスタ６５への設定条件を受けて、これに対
応した回路ロジックにＦＰＧＡ部を書込み制御線を介し
てプログラムする為に、ＦＰＧＡ部との書込みインター
フェース制御と、記憶媒体２０からのプログラムデータ
を受ける為の外部インターフェース制御とを備える。
尚、制御メモリ６２はＣＰＵコア６０に使用されるプロ
グラム格納用メモリ及び作業用ＲＡＭである。
０と、制御メモリ６２と、選択レジスタ６５とで成る。
これは、従来の機能要素に次の機能が追加される。即
ち、選択レジスタ６５への設定条件を受けて、これに対
応した回路ロジックにＦＰＧＡ部を書込み制御線を介し
てプログラムする為に、ＦＰＧＡ部との書込みインター
フェース制御と、記憶媒体２０からのプログラムデータ
を受ける為の外部インターフェース制御とを備える。
尚、制御メモリ６２はＣＰＵコア６０に使用されるプロ
グラム格納用メモリ及び作業用ＲＡＭである。
【００１５】ＦＰＧＡ部は、繰返し書換え可能なＦＰＧ
Ａコア１０をＬＳＩ内に収容したものであり、書込み制
御線及びＦＰＧＡコア内の書換えインターフェース回路
を介してＣＰＵコア６０から随時プログラム内容を変更
可能である。尚、ＦＰＧＡ及びその書込み制御は技術的
に良く知られている為、その説明を省略する。但し、Ｆ
ＰＧＡは従来の何れの周辺機能モジュールをもプログラ
ムにより実現可能な規模のＦＰＧＡコアを用いることが
必要であることは言うまでもないが、回路規模を大幅に
低減可能になる。尚、ＦＰＧＡの書込み情報を保持する
メモリセルとしては、書込み回数の制限の無いＲＡＭが
望ましいがＥＥＰＲＯＭでも良い。
Ａコア１０をＬＳＩ内に収容したものであり、書込み制
御線及びＦＰＧＡコア内の書換えインターフェース回路
を介してＣＰＵコア６０から随時プログラム内容を変更
可能である。尚、ＦＰＧＡ及びその書込み制御は技術的
に良く知られている為、その説明を省略する。但し、Ｆ
ＰＧＡは従来の何れの周辺機能モジュールをもプログラ
ムにより実現可能な規模のＦＰＧＡコアを用いることが
必要であることは言うまでもないが、回路規模を大幅に
低減可能になる。尚、ＦＰＧＡの書込み情報を保持する
メモリセルとしては、書込み回数の制限の無いＲＡＭが
望ましいがＥＥＰＲＯＭでも良い。
【００１６】上述構成により、例えば図４（ｂ）に示す
ワードデータの並びを入れ替えるフォーマット変換の場
合は、ＬＳＩの入力端子と出力端子間の接続条件をプロ
グラム変更すれば良い。このように、選択レジスタ６５
の内容に対応して随時ＦＰＧＡへのプログラム内容を変
更することによって、比較的小さな規模のＦＰＧＡコア
を用いて多様な周辺機能モジュールを実現できる利点が
得られる。
ワードデータの並びを入れ替えるフォーマット変換の場
合は、ＬＳＩの入力端子と出力端子間の接続条件をプロ
グラム変更すれば良い。このように、選択レジスタ６５
の内容に対応して随時ＦＰＧＡへのプログラム内容を変
更することによって、比較的小さな規模のＦＰＧＡコア
を用いて多様な周辺機能モジュールを実現できる利点が
得られる。
【００１７】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明
は、ＬＳＩ内へＦＰＧＡ部を備え、外部にＦＰＧＡ部の
回路機能を変更する複数種類のプログラムデータを格納
する記憶媒体２０を備えて、随時設定条件に対応する回
路機能とすべきプログラムデータを書込み更新する制御
手段を備えた構成を具備することにより、設定条件に対
応する回路機能が実現される。この結果、ＬＳＩに搭載
可能な規模のＦＰＧＡコアを用いて多様な周辺機能モジ
ュールを実現できる利点が得られる。更に、将来の新た
に必要となる未知の周辺機能モジュールに対しても、こ
れに対応する書込みプログラムを記憶媒体２０に追加す
ることで、ＬＳＩ自体の回路変更が不要となる大きな利
点も得られる。従って本発明の技術的効果は大であり、
産業上の経済効果も大である。
記載される効果を奏する。上述説明したように本発明
は、ＬＳＩ内へＦＰＧＡ部を備え、外部にＦＰＧＡ部の
回路機能を変更する複数種類のプログラムデータを格納
する記憶媒体２０を備えて、随時設定条件に対応する回
路機能とすべきプログラムデータを書込み更新する制御
手段を備えた構成を具備することにより、設定条件に対
応する回路機能が実現される。この結果、ＬＳＩに搭載
可能な規模のＦＰＧＡコアを用いて多様な周辺機能モジ
ュールを実現できる利点が得られる。更に、将来の新た
に必要となる未知の周辺機能モジュールに対しても、こ
れに対応する書込みプログラムを記憶媒体２０に追加す
ることで、ＬＳＩ自体の回路変更が不要となる大きな利
点も得られる。従って本発明の技術的効果は大であり、
産業上の経済効果も大である。
【図１】本発明の、一実施例を示すＬＳＩチップ上の構
成図と外部インターフェースである。
成図と外部インターフェースである。
【図２】従来の、ＬＳＩチップ上の構成図である。
【図３】従来の、ＬＳＩチップ上の構成図である。
【図４】データ変換してメモリへ高速転送する装置構成
例とフォーマット変換例である。
例とフォーマット変換例である。
１０ ＦＰＧＡコア ２０ 記憶媒体 ５１〜５９ 周辺機能モジュール ６０ ＣＰＵコア ６２ 制御メモリ ６５ 選択レジスタ １００ ディスク ２００ データ変換部 ３００ メモリ
Claims (3)
- 【請求項１】 半導体集積回路（ＬＳＩ）内にＦＰＧＡ
コアを有する半導体集積回路において、 繰返し書換え可能かつ、書換えインターフェース回路を
備えるＦＰＧＡコアと、 ＦＰＧＡコアに対する回路プログラムの指定により、対
応するプログラムデータを外部の記憶媒体から受けて、
ＦＰＧＡコアを書込みする書込み制御手段と、 を具備していることを特徴とする半導体集積回路。 - 【請求項２】 電源が供給されてＬＳＩ回路が動作状態
において、 該ＦＰＧＡコアの回路機能を動的に再設定可能とするこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 書換え可能なＦＰＧＡコアの書込み保持
メモリセルはＥＥＰＲＯＭ、あるいはＲＡＭであること
を特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015098A JPH11214520A (ja) | 1998-01-22 | 1998-01-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015098A JPH11214520A (ja) | 1998-01-22 | 1998-01-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214520A true JPH11214520A (ja) | 1999-08-06 |
Family
ID=11742258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015098A Withdrawn JPH11214520A (ja) | 1998-01-22 | 1998-01-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003523077A (ja) * | 2000-02-07 | 2003-07-29 | ザイリンクス インコーポレイテッド | 専用のオンチッププロセッサを用いる複数のｆｐｇａ構成モードのサポート |
| JP2014134851A (ja) * | 2013-01-08 | 2014-07-24 | I-Cubed Research Center Inc | プログラマブル回路、演算処理方法 |
-
1998
- 1998-01-22 JP JP1015098A patent/JPH11214520A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003523077A (ja) * | 2000-02-07 | 2003-07-29 | ザイリンクス インコーポレイテッド | 専用のオンチッププロセッサを用いる複数のｆｐｇａ構成モードのサポート |
| JP2014134851A (ja) * | 2013-01-08 | 2014-07-24 | I-Cubed Research Center Inc | プログラマブル回路、演算処理方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040831 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060921 |