JP2581278B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2581278B2 JP2581278B2 JP2200705A JP20070590A JP2581278B2 JP 2581278 B2 JP2581278 B2 JP 2581278B2 JP 2200705 A JP2200705 A JP 2200705A JP 20070590 A JP20070590 A JP 20070590A JP 2581278 B2 JP2581278 B2 JP 2581278B2
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- lead
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/49171—Fan-out arrangements
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体装置に係り、詳しくはダイパッドの
支持固定構造に関する。
支持固定構造に関する。
＜従来の技術＞ 従来から、半導体装置として第２図に示すものがあ
る。この半導体装置40は、SIPタイプの半導体装置であ
って、特にリード端子がパッケージの一端側から交互に
位置を違えて突出したジクザクインラインタイプと呼ば
れる半導体装置である。
る。この半導体装置40は、SIPタイプの半導体装置であ
って、特にリード端子がパッケージの一端側から交互に
位置を違えて突出したジクザクインラインタイプと呼ば
れる半導体装置である。
この半導体装置40は、半導体チップ41と、リードフレ
ーム42とを備えている。リードフレーム42は、半導体チ
ップ41が搭載されるダイパッドと、複数のインナーリー
ド44,…と、ダイパッド43を支持固定するダイパッド支
持リード45,45とからなっている。そして、半導体チッ
プ41とインナーリード44,…とはワイヤ46,…によってボ
ンディングされるとともに、これら全体がパッケージＰ
に収納されている。
ーム42とを備えている。リードフレーム42は、半導体チ
ップ41が搭載されるダイパッドと、複数のインナーリー
ド44,…と、ダイパッド43を支持固定するダイパッド支
持リード45,45とからなっている。そして、半導体チッ
プ41とインナーリード44,…とはワイヤ46,…によってボ
ンディングされるとともに、これら全体がパッケージＰ
に収納されている。
この半導体装置40は、直立した姿勢で外部回路（例え
ば、配線基板）に搭載できるともに、一定範囲内に多数
のリード端子を多数設けることができるので、実装密度
を高められるという利点がある。
ば、配線基板）に搭載できるともに、一定範囲内に多数
のリード端子を多数設けることができるので、実装密度
を高められるという利点がある。
＜発明が解決しようとする課題＞ ところで、従来の半導体装置40は、アセンブリ作業の
作業性が悪いばかりでなく、接続不良を起こしやすいと
いう問題があった。
作業性が悪いばかりでなく、接続不良を起こしやすいと
いう問題があった。
というのも、この種の半導体装置では、多端子になれ
ばなるほどインナーリード44の数が増えることになっ
て、ダイパッド支持リード45の本数および設置箇所が制
限される。上記した従来の半導体装置40では、インナー
リード44が多数本になった結果、ダイパッド支持リード
45,45は図中ダイパッド43の左端に上下１本づつ設けら
れており、ダイパッド43の支持固定が不完全なものにな
っていた。
ばなるほどインナーリード44の数が増えることになっ
て、ダイパッド支持リード45の本数および設置箇所が制
限される。上記した従来の半導体装置40では、インナー
リード44が多数本になった結果、ダイパッド支持リード
45,45は図中ダイパッド43の左端に上下１本づつ設けら
れており、ダイパッド43の支持固定が不完全なものにな
っていた。
そのため、アセンブリ作業が行ないにくいものになっ
ており、特に、ダイパッド支持リード45から一番離れた
位置であるダイパッド43の右端部が不安定で、ここでの
ワイヤボンディング作業が困難になるばかりか、ダイパ
ッド43の遊動が大きいために、取り付けたワイヤ46の変
形が起こりやすく、ワイヤ46と他の導体（例えば隣接す
るインナーリード44やワイヤ46）に接触しやすくなっ
て、短絡等の接続不良の原因となっていた。
ており、特に、ダイパッド支持リード45から一番離れた
位置であるダイパッド43の右端部が不安定で、ここでの
ワイヤボンディング作業が困難になるばかりか、ダイパ
ッド43の遊動が大きいために、取り付けたワイヤ46の変
形が起こりやすく、ワイヤ46と他の導体（例えば隣接す
るインナーリード44やワイヤ46）に接触しやすくなっ
て、短絡等の接続不良の原因となっていた。
また、インナーリード44は、その構造上接続点である
先端部44aが不安定である。そのうえ、インナーリード4
4の本数が増加すれば、その長さが長くならざるを得な
くなってより不安定になる。そのため、アセンブリ作業
がより困難になるばかりでなく、接続不良が起こりやす
いものとなっていた。
先端部44aが不安定である。そのうえ、インナーリード4
4の本数が増加すれば、その長さが長くならざるを得な
くなってより不安定になる。そのため、アセンブリ作業
がより困難になるばかりでなく、接続不良が起こりやす
いものとなっていた。
本発明は、このような事情に鑑みてなされたものであ
って、ダイパッド等の支持固定を完全にして、アセンブ
リ作業を行いやすくするとともに、接続不良等のない品
質のよい半導体装置を提供することを目的としている。
って、ダイパッド等の支持固定を完全にして、アセンブ
リ作業を行いやすくするとともに、接続不良等のない品
質のよい半導体装置を提供することを目的としている。
＜課題を解決するための手段＞ この発明に係る特許請求の範囲（１）の半導体装置
は、半導体チップが上面に搭載されたダイパッドと、ダ
イパットの周囲に複数配設され、各一端が半導体チップ
の周囲にてそれぞれ接続されるインナーリードと、ダイ
パッドをリードフレーム内にて保持するためのダイパッ
ト支持リードとを備えた半導体装置において、一端がダ
イパットと接続され、他端がリードフレームと接続され
ずに形成されたダイパッド固定足部と、ダイパット支持
リード、ダイパット固定足部及びインナーリードに渡っ
て貼付され、これらを互いに一体的に固定する絶縁テー
プとを備えたものである。
は、半導体チップが上面に搭載されたダイパッドと、ダ
イパットの周囲に複数配設され、各一端が半導体チップ
の周囲にてそれぞれ接続されるインナーリードと、ダイ
パッドをリードフレーム内にて保持するためのダイパッ
ト支持リードとを備えた半導体装置において、一端がダ
イパットと接続され、他端がリードフレームと接続され
ずに形成されたダイパッド固定足部と、ダイパット支持
リード、ダイパット固定足部及びインナーリードに渡っ
て貼付され、これらを互いに一体的に固定する絶縁テー
プとを備えたものである。
又、この発明に係る特許請求の範囲（２）の半導体装
置は、特許請求の範囲（１）において、半導体チップを
モールドするパッケージを備え、各インナーリードは各
他端がパッケージの一辺のみからそれぞれ露出するよう
に形成され、ダイパット支持リードはパッケージの一辺
と異なる他辺に沿って形成されたものである。
置は、特許請求の範囲（１）において、半導体チップを
モールドするパッケージを備え、各インナーリードは各
他端がパッケージの一辺のみからそれぞれ露出するよう
に形成され、ダイパット支持リードはパッケージの一辺
と異なる他辺に沿って形成されたものである。
＜作用＞ 上記構成によれば、絶縁テープによりダイパット支持
リード、ダイパット固定足部及びインナーリードとが一
体的に固定されるので、ダイパットおよびインナーリー
ドは確実に互いに支持固定される。
リード、ダイパット固定足部及びインナーリードとが一
体的に固定されるので、ダイパットおよびインナーリー
ドは確実に互いに支持固定される。
＜実施例＞ 以下、本発明を図面に示す実施例に基づいて詳細に説
明する。第１図は本発明の一実施例の平面図である。
明する。第１図は本発明の一実施例の平面図である。
この半導体装置１は、従来例と同様、ジクザクインラ
インパッケージと呼ばれるSIPタイプの半導体装置であ
って、半導体チップ２とリードフレーム３とを有してい
る。リードフレーム３はダイパッド４とインナーリード
5,…とダイパッド支持リード6,6とからなっている。ダ
イパッド４はダイパッド支持リード6,6によってダイパ
ッド３の中心からズレした位置にてリードフレーム３に
支持固定されている。この実施例では、インナーリード
５を多数本設ける必要から、ダイパッド支持リード６
は、図中ダイパッド４の左端に上下１本づつのみ設けら
れている。
インパッケージと呼ばれるSIPタイプの半導体装置であ
って、半導体チップ２とリードフレーム３とを有してい
る。リードフレーム３はダイパッド４とインナーリード
5,…とダイパッド支持リード6,6とからなっている。ダ
イパッド４はダイパッド支持リード6,6によってダイパ
ッド３の中心からズレした位置にてリードフレーム３に
支持固定されている。この実施例では、インナーリード
５を多数本設ける必要から、ダイパッド支持リード６
は、図中ダイパッド４の左端に上下１本づつのみ設けら
れている。
インナーリード5,…はダイパッド４の周囲を取り囲ん
で設けられている。そして、半導体チップ２がダイパッ
ド４上に搭載されるとともに、半導体チップ２とインナ
ーリード5,…とがワイヤ7,…によってボンディングされ
ている。さらに、これら全体がパッケージＰに収納され
ている。
で設けられている。そして、半導体チップ２がダイパッ
ド４上に搭載されるとともに、半導体チップ２とインナ
ーリード5,…とがワイヤ7,…によってボンディングされ
ている。さらに、これら全体がパッケージＰに収納され
ている。
以上の構造は従来例と同様である。本発明の特徴とな
る構造は、ダイパッド４にダイパッド固定足部8,8を設
けるとともに、インナーリード5,…とダイパッド固定足
部８とダイパット支持リード６を互いに一体的に固定す
る絶縁テープ9,9を設けたことである。すなわち、ダイ
パッド固定足部８は一端がダイパット４と接続され、ダ
イパッド４の図中上下の端部の中央から外方向にそれぞ
れ一本づつ伸延形成され、他端がリードフレーム３と接
続することなく形成されている。また、ダイパッド固定
足部８は、インナーリード5,…中に形成された隙間Ｓに
突出して設けられている。
る構造は、ダイパッド４にダイパッド固定足部8,8を設
けるとともに、インナーリード5,…とダイパッド固定足
部８とダイパット支持リード６を互いに一体的に固定す
る絶縁テープ9,9を設けたことである。すなわち、ダイ
パッド固定足部８は一端がダイパット４と接続され、ダ
イパッド４の図中上下の端部の中央から外方向にそれぞ
れ一本づつ伸延形成され、他端がリードフレーム３と接
続することなく形成されている。また、ダイパッド固定
足部８は、インナーリード5,…中に形成された隙間Ｓに
突出して設けられている。
絶縁テープ９は裏面に接着層を有するポリイミドテー
プからなり、ダイパッド４の上方、および下方に貼付さ
れている。つまり、絶縁テープ９はインナーリード5,…
およびダイパッド固定足部８の上面とに渡ってこれらと
ほぼ直交して貼付されている。これによって、ダイパッ
ド支持リード６がダイパッド４の中心からズレた位置に
形成されていたとしてもダイパッド支持リード６とダイ
パッド固定足部８とインナーリード5,…、ひいては、ダ
イパッド４とインナーリード5,…とは互いに一体的に固
定されることになる。
プからなり、ダイパッド４の上方、および下方に貼付さ
れている。つまり、絶縁テープ９はインナーリード5,…
およびダイパッド固定足部８の上面とに渡ってこれらと
ほぼ直交して貼付されている。これによって、ダイパッ
ド支持リード６がダイパッド４の中心からズレた位置に
形成されていたとしてもダイパッド支持リード６とダイ
パッド固定足部８とインナーリード5,…、ひいては、ダ
イパッド４とインナーリード5,…とは互いに一体的に固
定されることになる。
なお、この作業、すなわち絶縁テープ９によるインナ
ーリード5,…とダイパッド４との一体固定化作業は、ア
センブリ作業の前に行なわれる。
ーリード5,…とダイパッド４との一体固定化作業は、ア
センブリ作業の前に行なわれる。
また、本実施例の場合、絶縁テープ９をダイパッド支
持リード６上にも渡って貼付しているので、ダイパッド
４の支持固定がより確実になっている。
持リード６上にも渡って貼付しているので、ダイパッド
４の支持固定がより確実になっている。
さらに、本実施例では、ダイパッド固定足部８をダイ
パッド４の上下端部中央にそれぞれ一本づつ設けたが、
これに限るわけではなく、インナーリード5,…形成の制
限がなければ、ダイパッド４上下端部の右端部にそれぞ
れ設けてもよく、また、ダイパッド４上下端部にそれぞ
れ複数本づつ設けてもよい。
パッド４の上下端部中央にそれぞれ一本づつ設けたが、
これに限るわけではなく、インナーリード5,…形成の制
限がなければ、ダイパッド４上下端部の右端部にそれぞ
れ設けてもよく、また、ダイパッド４上下端部にそれぞ
れ複数本づつ設けてもよい。
さらにまた、本実施例は、ジグザクインラインパッケ
ージと呼ばれるSIPタイプの半導体装置において実施し
たものであったが、これに限るわけではなく他の形態の
半導体装置においても実施できるのはいうまでもない。
ージと呼ばれるSIPタイプの半導体装置において実施し
たものであったが、これに限るわけではなく他の形態の
半導体装置においても実施できるのはいうまでもない。
＜発明の効果＞ 以上のように、この発明の特許請求の範囲（１）によ
れば、半導体チップが上面に搭載されたダイパッドと、
ダイパットの周囲に複数配設され、各一端が半導体チッ
プの周囲にてそれぞれ接続されるインナーリードと、ダ
イパットをリードフレーム内にて保持するためのダイパ
ット支持リードとを備えた半導体装置において、一端が
ダイパットと接続され、他端がリードフレームと接続さ
れずに形成されたダイパッド固定足部と、ダイパット支
持リード、ダイパット固定足部及びインナーリードに渡
って貼付され、これらを互いに一体的に固定する絶縁テ
ープとを備えたので、ダイパットとインナーリードとが
遊動せず互いに固定支持されるので、ワイヤボンディン
グ等の接続作業が確実に行えるようになるとともに、短
絡等の接続不良がなくなる半導体装置を提供することが
できる。
れば、半導体チップが上面に搭載されたダイパッドと、
ダイパットの周囲に複数配設され、各一端が半導体チッ
プの周囲にてそれぞれ接続されるインナーリードと、ダ
イパットをリードフレーム内にて保持するためのダイパ
ット支持リードとを備えた半導体装置において、一端が
ダイパットと接続され、他端がリードフレームと接続さ
れずに形成されたダイパッド固定足部と、ダイパット支
持リード、ダイパット固定足部及びインナーリードに渡
って貼付され、これらを互いに一体的に固定する絶縁テ
ープとを備えたので、ダイパットとインナーリードとが
遊動せず互いに固定支持されるので、ワイヤボンディン
グ等の接続作業が確実に行えるようになるとともに、短
絡等の接続不良がなくなる半導体装置を提供することが
できる。
又、この発明の特許請求の範囲（２）によれば、特許
請求の範囲（１）において、半導体チップをモールドす
るパッケージを備え、各インナーリードは各他端がパッ
ケージの一辺のみからそれぞれ露出するように形成さ
れ、ダイパット支持リードはパッケージの一辺と異なる
他辺に沿って形成されたので、ダイパット支持リードが
ダイパットの中心からズレた位置に形成されたとして
も、ダイパットとインナーリードとが遊動せず確実に互
いに固定支持されるので、ワイヤボンディング等の接続
作業が確実に行えるようになるとともに、短絡等の接続
不良がなくなる半導体装置を提供することができる。
請求の範囲（１）において、半導体チップをモールドす
るパッケージを備え、各インナーリードは各他端がパッ
ケージの一辺のみからそれぞれ露出するように形成さ
れ、ダイパット支持リードはパッケージの一辺と異なる
他辺に沿って形成されたので、ダイパット支持リードが
ダイパットの中心からズレた位置に形成されたとして
も、ダイパットとインナーリードとが遊動せず確実に互
いに固定支持されるので、ワイヤボンディング等の接続
作業が確実に行えるようになるとともに、短絡等の接続
不良がなくなる半導体装置を提供することができる。
第１図は本発明の一実施例の平面図である。第２図は従
来例の平面図である。 ２……半導体チップ ４……ダイパッド ５……インナーリード ８……ダイパッド固定足部 ９……絶縁テープ
来例の平面図である。 ２……半導体チップ ４……ダイパッド ５……インナーリード ８……ダイパッド固定足部 ９……絶縁テープ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−272043（ＪＰ，Ａ) 特開 昭54−84478（ＪＰ，Ａ) 特開 平２−46754（ＪＰ，Ａ) 特開 平１−128440（ＪＰ，Ａ) 特開 昭60−113932（ＪＰ，Ａ) 実開 昭62−36547（ＪＰ，Ｕ) 実開 昭61−106038（ＪＰ，Ｕ) 実開 昭63−24835（ＪＰ，Ｕ) 実開 昭55−77850（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】半導体チップが上面に搭載されたダイパッ
トと、上記ダイパットの周囲に複数配設され、各一端が
上記半導体チップの周囲にてそれぞれ接続されるインナ
ーリードと、上記ダイパットをリードフレーム内にて保
持するためのダイパット支持リードとを備えた半導体装
置において、一端が上記ダイパットと接続され、他端が
上記リードフレームと接続されずに形成されたダイパッ
ト固定足部と、上記ダイパット支持リード、上記ダイパ
ット固定足部及び上記インナーリードに渡って貼付さ
れ、これらを互いに一体的に固定する絶縁テープとを備
えたことを特徴とする半導体装置。 - 【請求項２】半導体チップをモールするパッケージを備
え、各インナーリードは各他端が上記パッケージの一辺
のみからそれぞれ露出するように形成され、ダイパット
支持リードは上記パッケージの一辺と異なる他辺に沿っ
て形成されたことを特徴とする特許請求の範囲（１）記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200705A JP2581278B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200705A JP2581278B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483352A JPH0483352A (ja) | 1992-03-17 |
| JP2581278B2 true JP2581278B2 (ja) | 1997-02-12 |
Family
ID=16428859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200705A Expired - Fee Related JP2581278B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581278B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577850U (ja) * | 1978-11-24 | 1980-05-29 |
-
1990
- 1990-07-25 JP JP2200705A patent/JP2581278B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0483352A (ja) | 1992-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |