JP2507855B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2507855B2
JP2507855B2 JP4306906A JP30690692A JP2507855B2 JP 2507855 B2 JP2507855 B2 JP 2507855B2 JP 4306906 A JP4306906 A JP 4306906A JP 30690692 A JP30690692 A JP 30690692A JP 2507855 B2 JP2507855 B2 JP 2507855B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
lead
internal
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4306906A
Other languages
English (en)
Other versions
JPH05283592A (ja
Inventor
東 烈 呉
ヒョン−ジョ ジョン、
興 奎 權
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH05283592A publication Critical patent/JPH05283592A/ja
Application granted granted Critical
Publication of JP2507855B2 publication Critical patent/JP2507855B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06156Covering only the central area of the surface to be connected, i.e. central arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、半導体チップの上面の中央部位に十字形に複数の
ボンディングパッドを配列形成することによって、デバ
イスの信頼性を向上させ、また、その特性を改善した半
導体装置に関する。
【0002】
【従来の技術】現在、半導体素子は小型化、多機能化、
高集積化が進められている。従って、これを搭載するリ
ードフレームはさらに多ピン化が要求されている。そし
て、一般に半導体チップパッケージ技術によれば、リー
ドフレームのダイパッドにエポキシなどの接着剤物質を
塗布した後、半導体チップを搭載するようにしている。
しかし、半導体チップパッケージをさらに小型化するた
めダイパッドを除去し、チップ上にリードを直接接続す
ることのできる、即ちダイパッドを使用しないチップオ
ンリード(Chip on Lead;以下COLという)方式やリ
ードオンチップ(Lead on Chip;以下LOCという)方
式のリードフレームが使用されている。例えば、ダイパ
ッドによる半導体の信頼性の問題やパッケージデザイン
上の制約から、COLあるいはLOC方式のリードフレ
ームが使用されている。特に、LOC方式は半導体チッ
プパッケージの多様な種類に対応して予定された位置に
対する半導体チップのパッド位置を変更する必要がない
という利点がある。
【0003】このようなLOC方式のリードフレームを
用いた従来の半導体装置は、図2に示すように、周辺に
回路及び多数個の外部端子が形成された四角形状の半導
体チップ10と、一側が突出した中間部分と幅の狭い部
分とを有する複数の内部リード12及びこの内部リード
から延長形成された複数の外部リード14を持つリード
フレーム16であって、複数の内部リードが互いに広く
間隔を開けて配列されているリードフレーム16と、リ
ードフレーム16の周囲に形成されたバスバー24と、
半導体チップ10と内部リード12との間に配置してこ
れらを電気的に絶縁するための少なくとも1個の絶縁体
18と、外部端子と内部リードを電気的に接続するため
の金属ワイヤ20と、内部リード12を支持する支持台
26とから構成され、半導体チップ10の中央部位には
内部リード14の先端部近傍の位置に直線上に二列に複
数のボンディングパッド22が配列形成されている。
【0004】しかしこのように構成された従来の半導体
装置は、ロウピンカウントパッケージに適用する時には
問題はないが、多ピンカウント(High pin count)パッ
ケージに適用する時はチップの大きさを相対的に大きく
しなければならないという問題があった。従って、チッ
プの大きさが大きくなってコストがかかるとともにデバ
イスの特性が不良になるという問題があった。
【0005】
【発明が解決しようとする課題】この発明の目的は、上
記従来技術の問題点を克服するため、半導体チップの上
面の中央部位に十字形に複数のボンディングパッドを配
列形成することによって、デバイスの信頼性を向上さ
せ、また、その特性を改善した半導体装置を提供するこ
とにある。
【0006】また、この発明の他の目的は、リードフレ
ームの設計及びボンディングパッドの配列自由度を増大
させることのできる半導体装置を提供することにある。
【0007】さらに、この発明の他の目的は、複数のバ
スバーを自由に設計配置することのできる半導体装置を
提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明に基づく半導体装置は、所定の回路が形成さ
れた半導体チップと、複数の内部リード及び前記内部リ
ードから延長形成された複数の外部リードを有するリー
ドフレームと、前記半導体チップと前記リードフレーム
との間に介在して両者を電気的に絶縁する少なくとも1
つの絶縁体とを具備する半導体装置において、前記半導
体チップの上面の中央部位に十字形に複数のボンディン
グパッドが配列形成され、前記リードフレームの内部リ
ードの先端部は前記ボンディングパッドの近傍にまで延
設され、前記ボンディングパッドと前記内部リードの先
端部を金属ワイヤで接続し、前記絶縁体の一方の面に内
部リードの先端部が接着すると共に、前記ボンディング
パッドが形成されていない前記半導体チップの上面領域
の少なくとも一部領域に前記絶縁体の他方の面が接着し
ていることを特徴とする。
【0009】前記半導体チップは四角形状のものであ
り、前記内部リードが交差する前記半導体チップの一側
辺に対して前記内部リードが30°〜60°の角度で傾
斜して延びることが好ましい。
【0010】
【実施例】この発明の半導体装置を添付の図面を参照し
ながら詳細に説明する。
【0011】図1はこの発明による半導体装置60の平
面図である。図1の半導体装置60において、四角形状
の半導体チップ40の上面の中央部位には十字形に複数
のボンディングパッド52が配列形成されており、多く
のピンが配列可能となっている。ボンディングパッド5
2は一定の間隔で配置してよく、使用者の使用目的に応
じて所望の間隔に変更することができる。また、リード
フレーム46は、複数の内部リード42と、内部リード
から延長形成された複数の外部リード44と、内部リー
ドの先端部から突出すると共に他の内部リードの先端部
を取り囲むように形成されたバスバー54とを有する。
半導体チップ40とリードフレーム46との間には、両
者を電気的に絶縁する少なくとも1つの絶縁体48が配
置されている。絶縁体48の一方の面に内部リード42
の先端部が接着しており、ボンディングパッド52が形
成されていない半導体チップ40の上面領域の少なくと
も一部領域に絶縁体48の他方の面が接着している。内
部リードが交差する四角形の半導体チップの一側辺に対
して内部リードが30°〜60°の角度で傾斜して十字
形に配列されたボンディングパッド52近傍の位置まで
延設されている。さらに、抵抗を削減する効果を大きく
するために使用されるバスバー54を使用者の目的に応
じて2個から4個程度まで自由に設計配置することがで
きる。
【0012】このように構成された半導体装置60によ
れば、内部リード42の先端部と十字形に配列形成され
たボンディングパッド52を電気的に接続するため、金
属ワイヤ50でワイヤボンディングすることができる。
また、内部リード42の周囲に形成されたバスバー54
と十字形に配列形成されたボンディングパッド52を電
気的に接続するワイヤボンディングをすることができ
る。
【0013】従って、半導体チップ40と内部リード4
2のワイヤボンディング部位が増加するので、ワイヤボ
ンディング部位を自由に選択できるようになり、パッケ
ージの高集積化及び高容量化を実現することができる。
この発明による半導体装置によれば、上述のように最近
の高集積化された半導体素子に対応して多ピンの半導体
装置を容易に形成することができる。
【0014】
【発明の効果】この発明は、同一のチップの大きさで多
ピン化のLOCが可能となり、ボンディングパッドの配
列の自由度が増大し、ボンディングパッドまでの配線の
長さを短くすることができるので、デバイスのノイズ減
少及び特性を改善することができる。また、バスバーを
2個から4個まで設置することができるので、バスバー
設計の自由度が増大する。さらに、半導体装置の動作特
性に関してさらに信頼性を高めることができる。
【図面の簡単な説明】
【図1】この発明による半導体装置の望ましい一実施例
を図示した平面図である。
【図2】従来の半導体装置の平面図である。
【符号の説明】
40 半導体チップ 42 内部リード 44 外部リード 46 リードフレーム 48 絶縁体 50 金属ワイヤ 52 ボンディングパッド 54 バスバー 60 半導体装置

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 所定の回路が形成された半導体チップ
    と、複数の内部リード及び前記内部リードから延長形成
    された複数の外部リードを有するリードフレームと、前
    記半導体チップと前記リードフレームとの間に介在して
    両者を電気的に絶縁する少なくとも1つの絶縁体とを具
    備する半導体装置において、前記半導体チップの上面の
    中央部位に十字形に複数のボンディングパッドが配列形
    成され、前記リードフレームの内部リードの先端部は前
    記ボンディングパッドの近傍にまで延設され、前記ボン
    ディングパッドと前記内部リードの先端部を金属ワイヤ
    で接続し、前記絶縁体の一方の面に内部リードの先端部
    が接着すると共に、前記ボンディングパッドが形成され
    ていない前記半導体チップの上面領域の少なくとも一部
    領域に前記絶縁体の他方の面が接着していることを特徴
    とする半導体装置。
  2. 【請求項2】 前記半導体チップは四角形状のものであ
    り、前記内部リードが交差する前記半導体チップの一側
    辺に対して前記内部リードが30°〜60°の角度で傾
    斜して延びることを特徴とする請求項1記載の半導体装
    置。
JP4306906A 1992-02-24 1992-11-17 半導体装置 Expired - Fee Related JP2507855B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1992-2797 1992-02-24
KR1019920002797A KR950003908B1 (ko) 1992-02-24 1992-02-24 반도체 리드 프레임

Publications (2)

Publication Number Publication Date
JPH05283592A JPH05283592A (ja) 1993-10-29
JP2507855B2 true JP2507855B2 (ja) 1996-06-19

Family

ID=19329409

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4306906A Expired - Fee Related JP2507855B2 (ja) 1992-02-24 1992-11-17 半導体装置

Country Status (2)

Country Link
JP (1) JP2507855B2 (ja)
KR (1) KR950003908B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100708046B1 (ko) * 2001-10-23 2007-04-16 앰코 테크놀로지 코리아 주식회사 반도체패키지용 섭스트레이트

Also Published As

Publication number Publication date
JPH05283592A (ja) 1993-10-29
KR950003908B1 (ko) 1995-04-20
KR930018703A (ko) 1993-09-22

Similar Documents

Publication Publication Date Title
US5715147A (en) Semiconductor device having an interconnecting circuit board
US6621156B2 (en) Semiconductor device having stacked multi chip module structure
KR100328906B1 (ko) 리드프레임의리드온칩내부리드를결합하는방법및장치
US20040026789A1 (en) Semiconductor device
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
US6445067B1 (en) Integrated circuit package electrical enhancement
JPH0774278A (ja) セラミック・パッケージ組立部品
US5763945A (en) Integrated circuit package electrical enhancement with improved lead frame design
JP2507855B2 (ja) 半導体装置
US5719748A (en) Semiconductor package with a bridge for chip area connection
JPH0582582A (ja) 半導体装置
JPH061801B2 (ja) リ−ドフレ−ム
JP2629853B2 (ja) 半導体装置
US6984882B2 (en) Semiconductor device with reduced wiring paths between an array of semiconductor chip parts
KR970001890B1 (ko) 상호연결회로기판을 갖춘 반도체장치
KR200169976Y1 (ko) 반도체 패키지
WO1997027627A1 (en) Lead frame with circular lead tip layout and improved assembly
JP2587722Y2 (ja) 半導体装置
JPH02216839A (ja) 半導体装置
JP2562773Y2 (ja) 半導体集積回路素子
KR200159720Y1 (ko) 반도체 패키지
JPH08306858A (ja) 混成集積回路装置
JPH0684989A (ja) 半導体装置
KR980012325A (ko) 내부리드 말단에 칩접착 단차부가 형성된 칩 온 리드용 리드프레임 및 그를 이용한 반도체 칩 패키지
JPS63272062A (ja) リ−ドフレ−ム

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100416

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110416

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110416

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees