JP3761858B2 - クロック信号発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、多相のクロック信号を生成して出力するクロック信号発生回路に関し、特にインターリーブ動作のサンプルホールド回路(以下、S/H回路と呼ぶ)に使用するクロック信号発生回路に関する。
【0002】
【従来の技術】
従来の多相クロック信号発生回路では、8相のクロック信号φ1〜φ8の所定の組み合わせにおける3つのクロック信号の遅延量を比較し、該比較結果に応じてクロック信号φ1〜φ8の遅延量を制御するクロック信号発生回路があった(例えば、非特許文献1参照。)。
【0003】
【非特許文献1】
2001年2月の米国電気電子学会 国際固体回路会議 テクニカルダイジェスト(p.396,p.397,p.470)
【0004】
【発明が解決しようとする課題】
一方、インターリーブS/H回路のインターリーブ動作では、サンプリングスイッチを制御するクロック信号のタイミングが理想値からずれるスキューが発生することによって高調波歪みが発生し、SNDR(Signal to noise and distortion ratio)が劣化するという問題があった。図11は、入力信号が50MHzでサンプリング周波数100MHzの場合におけるスキューσとSNDRとの関係例を示した図である。図11から分かるように、例えば、サンプリング周波数が100MHz、S/H回路の後に接続されるA/D変換器の分解能が10bitの場合でも、スキュー量を2ps以下に制御しなければならないが、前記従来の多相クロック信号発生回路では、スキュー量を2ps以下にすることができなかった。
【0005】
本発明は、上記のような問題を解決するためになされたものであり、生成した多相クロック信号のスキュー量を低減させることができ、特に、インターリーブ動作のS/H回路に多相クロック信号を供給する際に、該S/H回路の後に接続されるA/D変換器の分解能が10bitの場合でもスキュー量を2ps以下にすることができるクロック信号発生回路を得ることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係るクロック信号発生回路は、所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第1遅延時間だけ遅延させた第1遅延信号を生成し、前記マスタクロック信号と該第1遅延信号から、該第1遅延時間のパルス幅を有する第1パルス信号を生成して出力するDLL回路をなすマスタDLL回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力すると共に、該各内部クロック信号をそれぞれ遅延させた各遅延内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する遅延内部クロック信号を第2遅延時間だけ遅延させ前記多相クロック信号をなすクロック信号としてそれぞれ出力するDLL回路をなす各スレーブDLL回路からなるスレーブDLL回路部と、
を備え、
前記マスタDLL回路部は、前記生成した第1パルス信号に応じて電圧が変化する第1制御信号を生成し、該生成した第1制御信号に応じて前記第1遅延時間が所定値になるように調整すると共に、前記各スレーブDLL回路は、前記第2遅延時間のパルス幅を有する第2パルス信号を生成し、前記第1パルス信号及び該第2パルス信号に応じて電圧が変化する第2制御信号を生成し、該生成した第2制御信号に応じて前記第2遅延時間が所定値になるように調整するものである。
【0007】
具体的には、マスタDLL回路部は、
入力された前記第1制御信号に応じた遅延時間だけマスタクロック信号を遅延させて出力する第1可変遅延回路と、
該第1可変遅延回路から出力された信号及びマスタクロック信号から前記第1パルス信号を生成して出力する第1パルス信号生成回路と、
該第1パルス信号に応じて第1コンデンサに対する充放電を行う第1チャージポンプ回路と、
該第1コンデンサの高電圧側の電圧を積分して前記第1可変遅延回路への第1制御信号として出力する第1ローパスフィルタと、
を備えるようにした。
【0008】
また、前記各スレーブDLL回路は、
入力された前記第2制御信号に応じた遅延時間だけ対応する前記遅延内部クロック信号を遅延させて出力する第2可変遅延回路と、
該第2可変遅延回路から出力された信号、対応する前記内部クロック信号及び前記マスタクロック信号から前記第2パルス信号を生成して出力する第2パルス信号生成回路と、
前記第1パルス信号及び該第2パルス信号に応じて第2コンデンサに対する充放電を行う第2チャージポンプ回路と、
該第2コンデンサの高電圧側の電圧を積分して前記第2可変遅延回路への第2制御信号として出力する第2ローパスフィルタと、
をそれぞれ備えるようにした。
【0009】
この場合、前記第2チャージポンプ回路は、
前記第2コンデンサと、
前記第1パルス信号に応じて第2コンデンサを充電する充電回路と、
前記第2パルス信号に応じて第2コンデンサの放電を行う放電回路と、
を備えるようにし、
前記放電回路が、外部から入力されたディジタル信号に応じて前記第2コンデンサの放電電流を調整するか、又は前記充電回路が、外部から入力されたディジタル信号に応じて前記第2コンデンサの充電電流を調整するようにした。
【0010】
また、この発明に係るクロック信号発生回路は、所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第3遅延時間だけ遅延させた第3遅延信号を生成し、前記マスタクロック信号と該第3遅延信号から、該第3遅延時間のパルス幅を有する第3パルス信号を生成して出力する共通クロック発生回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する内部クロック信号の信号レベルの変化点を、前記第3パルス信号の信号レベルの変化点と一致するように制御する各クロック制御回路からなるクロック制御回路部と、
を備えるようにした。
【0011】
具体的には、前記各クロック制御回路は、
前記多相クロック発生回路部から出力された対応する内部クロック信号に応じた多相のクロック信号をなすクロック信号を出力する出力回路と、
前記第3パルス信号に応じて該出力回路から出力されるクロック信号における一方の信号レベルの出力制御を行う出力制御回路と、
をそれぞれ備えるようにした。
【0012】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるクロック信号発生回路の例を示したブロック図である。なお、図1では、インターリーブ動作のS/H回路に使用した場合を例にして示している。
図1において、クロック信号発生回路1は、所定の周波数のマスタクロック信号MCKから、m(mは、m>1の整数)相の多相クロック信号CK1〜CKmを生成して対応するm個のS/H回路SH1〜SHmに出力する。
【0013】
図2は、S/H回路SH1〜SHmに入力されたアナログの入力信号Sinと多相クロック信号CK1〜CKmの理想的なタイミングを示したタイミングチャートである。
図2から分かるように、S/H回路SH1〜SHmは、クロック信号発生回路1からのm相のクロック信号CK1〜CKmを用いて、入力信号Sinを時間的に少しずつずらしながら複数のチャネルにサンプリングする。このようにすることによって、1チャネルあたりのサンプリング周波数を下げ電力効率のよいところで動作させることができるため、低消費電力化を図りつつ高速サンプリングが可能になる。
【0014】
全体のサンプリング周波数をFsとすると、1チャネルあたりのサンプリング周波数Fmは、下記(1)式のようになる。
Fm=Fs/m………………(1)
S/H回路全体のサンプリング周波数Fsを上げるには、前記(1)式より、1チャネルあたりのサンプリング周波数Fmを上げなくともチャネル数mを増やすことによって実現することができる。
【0015】
また、S/H回路SH1〜SHmに対してインターリーブ動作を行わせることは、サンプリング周波数が100MHzを超えると低消費電力化にも効果を示す。アナログCMOSでは、素子の限界等により数十MHz以上で高分解能を確保しながら動作させようとすると、動作速度が投入電力に対して比例せず、消費電力がサンプリング周波数の1.5〜2乗に比例して増加し、投入電力に対しての大きな効果が得られず、電力効率が悪い。しかし、インターリーブ動作では、電力を投入して1チャネルの動作速度を速くしなくともチャネル数を増加させることにより、1チャネルごとに電力効率のよいところで動作させることができ、低消費電力化を可能とし、消費電力とサンプリング周波数を比例関係にすることができる。
【0016】
クロック信号発生回路1は、多相クロック発生回路2と、マスタDLL(Delay-Locked Loop)回路3と、スレーブDLL回路D1〜Dmとで構成されている。
多相クロック発生回路2は、所定の周波数のマスタクロック信号MCKからクロック信号CKA1〜CKAmを生成して対応するスレーブDLL回路D1〜Dmに出力すると共に、該クロック信号CKA1〜CKAmをマスタクロック信号MCKの半周期だけ遅らせてクロック信号CKB1〜CKBmを生成し対応するスレーブDLL回路D1〜Dmに出力する。なお、クロック信号CKA1〜CKAmはそれぞれ内部クロック信号をなし、クロック信号CKB1〜CKBmはそれぞれ遅延内部クロック信号をなす。
【0017】
スレーブDLL回路D1〜Dmは、対応して入力されたクロック信号CKB1〜CKBmを遅延させてクロック信号CK1〜CKmを生成し、対応するS/H回路SH1〜SHmに出力する。また、マスタDLL回路3は、マスタクロック信号MCKからパルス信号Smpを生成して各スレーブDLL回路D1〜Dmにそれぞれ出力する。スレーブDLL回路D1〜Dmは、マスタクロック信号MCK、パルス信号Smp、並びにクロック信号CKA1〜CKAm及びCK1〜CKmから、クロック信号CKB1〜CKBmに対する遅延量を制御する。
【0018】
図3は、マスタDLL回路3の回路例を示した図である。
図3において、マスタDLL回路3は、可変遅延回路11、NOR回路13、チャージポンプ回路14及びローパスフィルタ(以下LPFと呼ぶ)15で構成されている。可変遅延回路11は、入力される制御信号に応じて入力信号に対する遅延量を可変し、入力されたマスタクロック信号MCKは、可変遅延回路11で遅延されて遅延クロック信号CKDとしてNOR回路13の一方の入力端に入力される。
【0019】
NOR回路13の他方の入力端にはマスタクロック信号MCKが入力されており、NOR回路13の出力信号はパルス信号Smpとして各スレーブDLL回路D1〜Dmに出力される。なお、可変遅延回路11は第1可変遅延回路を、NOR回路13は第1パルス信号生成回路を、チャージポンプ回路14は第1チャージポンプ回路を、LPF15は第1ローパスフィルタをそれぞれなし、パルス信号Smpは第1パルス信号を、遅延クロック信号CKDは第1遅延信号をなし、LPF15の出力信号は第1制御信号をそれぞれなす。
【0020】
一方、チャージポンプ回路14は、Pチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)21、Nチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)22、定電流源23,24及びコンデンサ25で構成されている。なお、コンデンサ25は第1コンデンサをなす。電源電圧VDDと接地電圧との間には、PMOSトランジスタ21、定電流源23、定電流源24及びNMOSトランジスタ22が直列に接続されている。定電流源23と定電流源24との接続部と接地電圧との間には、コンデンサ25が接続され、PMOSトランジスタ21及びNMOSトランジスタ22の各ゲートには、パルス信号Smpがそれぞれ入力されている。
【0021】
定電流源23,24及びコンデンサ25の接続部の信号がチャージポンプ回路14の出力信号Scpとなり、該出力信号Scpは、LPF15を通って可変遅延回路11に第1制御信号として出力される。可変遅延回路11の遅延時間を第1遅延時間とすると、可変遅延回路11は、LPF15から入力された信号の電圧が低下すると第1遅延時間が短くなり、LPF15から入力された信号の電圧が上昇すると第1遅延時間が長くなる。
【0022】
このような構成において、図4は、図3で示したマスタDLL回路3の各部の信号波形例を示したタイミングチャートであり、図4を用いてマスタDLL回路3の動作についてもう少し詳細に説明する。
パルス信号Smpとしてハイ(High)レベルのパルスがNOR回路13から出力されると、PMOSトランジスタ21がオフしてNMOSトランジスタ22がオンし、出力信号Scpの電圧が低下する。
【0023】
これに対して、NOR回路13の出力端がロー(Low)レベルになると、PMOSトランジスタ21がオンしてNMOSトランジスタ22がオフし、出力信号Scpの電圧が上昇する。したがって、可変遅延回路11の第1遅延時間が増えると、LPF15の出力電圧は低下し、可変遅延回路11の第1遅延時間が減少する。このように、負帰還ループが形成され、可変遅延回路11の第1遅延時間及びLPF15の出力電圧は、それぞれ一定値に収束する。
【0024】
このとき、チャージポンプ回路14の出力信号Scpの電圧下降振幅と電圧上昇振幅は同じでなければならず、定電流源23及び24がそれぞれ理想的な定電流特性を有しているとすると、下記(2)式が成り立つ。
id・To/Cp=iu・(T−To)/Cp………………(2)
なお、前記(2)式において、iuは定電流源23から供給される定電流を、idは定電流源24から供給される定電流をそれぞれ示し、Cpはコンデンサ25の容量を、Tはマスタクロック信号MCKの周期を、Toは可変遅延回路11の第1遅延時間に相当するパルス信号Smpのパルス幅をそれぞれ示している。
【0025】
前記(2)式から下記(3)式を得ることができる。
To=iu・T/(id+iu)………………(3)
【0026】
すなわち、負帰還ループによって、可変遅延回路11の第1遅延時間が、チャージポンプ回路14に流れる2つの電流iu及びidの電流比とマスタクロック信号MCKの周期Tだけで決定される。したがって、マスタクロック信号MCKがジッタ等のない安定したものであれば、パルス信号Smpのパルス幅Toは、ジッタが少なく電源電圧変動等の動作環境変化に対して影響を受けにくいものになる。
【0027】
図5は、多相クロック発生回路2の構成例と、スレーブDLL回路D1〜Dmの回路例を示した図である。なお、スレーブDLL回路D1〜Dmは同じ回路構成であることから、図5ではスレーブDLL回路D1のみ内部回路を示しており、以下スレーブDLL回路D1を例にして説明する。
図5において、多相クロック発生回路2は、多相クロック発振器21と、m個のDフリップフロップで構成されたフリップフロップ回路22と、インバータ23とで構成されている。多相クロック発振器21は、入力されたマスタクロック信号MCKから多相クロック信号CKA1〜CKAmを生成し、フリップフロップ回路22の対応するDフリップフロップのD入力端にそれぞれ出力する。
【0028】
フリップフロップ回路22の各Dフリップフロップには、マスタクロック信号MCKの信号レベルをインバータ23で反転させた信号がクロック信号としてそれぞれ入力されている。フリップフロップ回路22は、入力された多相クロック信号CKA1〜CKAmをマスタクロック信号MCKの半周期だけ遅らせてクロック信号CKB1〜CKBmを生成し対応するスレーブDLL回路D1〜Dmにそれぞれ出力する。
【0029】
スレーブDLL回路D1は、可変遅延回路31、NAND回路33、チャージポンプ回路34及びLPF35で構成されている。可変遅延回路31の遅延時間を第2遅延時間とすると、可変遅延回路31は、入力された制御信号に応じて入力信号に対する第2遅延時間を可変し、入力されたクロック信号CKB1は、可変遅延回路31で遅延されてクロック信号CK1としてS/H回路SH1に出力されると共に、NAND回路33の対応する入力端に入力される。
【0030】
NAND回路33は、マスタクロック信号MCK及びクロック信号CKA1が対応する入力端に入力されており、NAND回路33の出力信号はパルス信号Sspとしてチャージポンプ回路34に出力される。なお、可変遅延回路31は第2可変遅延回路を、NAND回路33は第2パルス信号生成回路を、チャージポンプ回路34は第2チャージポンプ回路を、LPF35は第2ローパスフィルタをそれぞれなし、パルス信号Sspは第2パルス信号を、LPF35の出力信号は第2制御信号をそれぞれなす。
【0031】
一方、チャージポンプ回路34は、PMOSトランジスタ41、NMOSトランジスタ42,43、定電流源44,45、電流出力のD/Aコンバータ(以下、DACと呼ぶ)46及びコンデンサ47で構成されている。電源電圧VDDと接地電圧との間には、PMOSトランジスタ41、定電流源44、定電流源45及びNMOSトランジスタ42が直列に接続されている。定電流源44と定電流源45との接続部と接地電圧との間には、DAC46及びNMOSトランジスタ43の直列回路とコンデンサ47が並列に接続されている。PMOSトランジスタ41のゲートにはパルス信号Sspが入力され、NMOSトランジスタ42,43の各ゲートにはパルス信号Smpがそれぞれ入力されている。
【0032】
定電流源44,45、DAC46及びコンデンサ47の接続部の信号がチャージポンプ回路34の出力信号Scp1となり、該出力信号Scp1は、LPF35を通って可変遅延回路31に第2制御信号として出力される。可変遅延回路31は、LPF35から入力された信号の電圧が低下すると第2遅延時間が短くなり、LPF35から入力された信号の電圧が上昇すると第2遅延時間が長くなる。DAC46は、入力されたディジタル信号に応じてアナログ量である出力電流ida1の電流量を可変するものであり、該出力電流ida1を制御することにより、出力信号Scp1の電圧低下速度を制御することができる。なお、PMOSトランジスタ41及び定電流源44は充電回路をなし、NMOSトランジスタ42,43、定電流源45及びDAC46は放電回路をなし、コンデンサ47が第2コンデンサをなす。
【0033】
このような構成において、図6は、図5で示したスレーブDLL回路D1の各部の信号波形例を示したタイミングチャートであり、図6を用いてスレーブDLL回路D1の動作についてもう少し詳細に説明する。なお、図6では、m=4の場合を例にして示している。
パルス信号Sspがハイレベルのときにパルス信号Smpとしてハイレベルのパルスが入力されると、PMOSトランジスタ41がオフしてNMOSトランジスタ42及び43がそれぞれオンし、出力信号Scp1の電圧が低下する。
【0034】
これに対して、パルス信号Smpがローレベルのときにパルス信号Sspとしてローレベルのパルスが入力されると、PMOSトランジスタ41がオンしてNMOSトランジスタ42及び43がそれぞれオフし、出力信号Scp1の電圧が上昇する。したがって、可変遅延回路31の第2遅延時間が増えると、LPF35の出力電圧は低下し、可変遅延回路31の第2遅延時間が減少する。このように、マスタDLL回路3と同様に、負帰還ループが形成され、可変遅延回路31の第2遅延時間及びLPF35の出力電圧は、それぞれ一定値に収束する。
【0035】
このとき、チャージポンプ回路34の出力信号Scp1の電圧下降振幅と電圧上昇振幅は同じになることから、DAC46から電流が出力されていない場合、下記(4)式が成り立つ。
iu1・td/Cp1=m・id1・To/Cp1………………(4)
なお、前記(4)式において、iu1は定電流源44から供給される定電流を、id1は定電流源45から供給される定電流をそれぞれ示し、Cp1はコンデンサ47の容量を、tdは可変遅延回路31の第2遅延時間に相当するパルス信号Sspのパルス幅を、Toは可変遅延回路11の第1遅延時間に相当するパルス信号Smpのパルス幅をそれぞれ示している。
【0036】
前記(4)式から下記(5)式を得ることができる。
td=m・id1・To/iu1………………(5)
すなわち、可変遅延回路31の第2遅延時間を示すパルス幅tdは、マスタDLL回路3における可変遅延回路11の第1遅延時間と、チャージポンプ回路34の定電流源44及び45の出力電流比で決まる。したがって、マスタDLL回路3における可変遅延回路11の第1遅延時間が安定していれば、可変遅延回路31の第2遅延時間は、電源変動等によるジッタの影響を受けることなく安定した値になる。
【0037】
一方、DAC46が定電流源45に並列に接続されることにより、DAC46に入力されるディジタル値によってパルス幅tdを調整することができる。DAC46から出力される電流ida1によるパルス幅tdの変化をΔtdとすると、該変化量Δtdは、下記(6)式のようになる。
Δtd=m・ida1・To/id1………………(6)
【0038】
ここで、例えば、m=4、To=2ns、id1=4mAとすると、Δtd=0.2ps単位で調整するための電流ida1は0.1μAとなり、比較的設定しやすい電流量となる。これはスレーブDLL回路D1〜Dmを短いパルス幅Toのパルスを基準に動作させることにより可能になったものである。このパルス幅Toのパルスは、最終出力信号となるスレーブDLL回路D1〜Dmの各出力信号の遅延時間基準になるため、電源変動の影響を受けない安定したものでなければならない。これをすべてのスレーブDLL回路D1〜Dmに対して、マスタDLL回路3により供給することで可能としている。すなわち、電源変動の影響を受けにくく、しかも遅延時間の微小量の制御を可能にするクロック生成回路は、マスタDLL回路3と各スレーブDLL回路D1〜Dmからなる本第1の実施の形態のクロック信号発生回路によって初めて成し遂げられる。
【0039】
また、Δtd=0.2ps単位で調整するための電流ida1が0.1μAであるというこの値は、集積回路で生成する場合に無理のない電流値であり、0.2ps単位でパルス幅tdを変化させることができる。また、チャージポンプ回路34の出力信号Scp1の電圧振幅を1V程度にするためには、td=1nsとすると、iu1=0.5mAであることからCp=3.5pFになる。この容量値は、コンデンサをLSI内で構成するのに無理のない値である。
【0040】
なお、前記説明では、図3で示したようにマスタDLL回路3にLPF15を設けるようにしたが、LPF15を省略してもよく、このようにした場合、出力信号Scpが制御信号として可変遅延回路11に入力される。また、前記説明では、図5で示したようにスレーブDLL回路D1〜DmにLPF35をそれぞれ設けるようにしたが、LPF35をそれぞれ省略してもよく、このようにした場合、例えばスレーブDLL回路D1を例にして説明すると、出力信号Scp1が制御信号として可変遅延回路31に入力される。このことはスレーブDLL回路D2〜Dmにおいても同様である。
【0041】
このように、本第1の実施の形態におけるクロック信号発生回路は、マスタDLL回路3でマスタクロック信号MCKからパルス幅Toのパルス信号Smpを生成し、更に、スレーブDLL回路D1〜Dmで該パルス信号Smpからパルス幅tdのパルス信号Sspを生成し、スレーブDLL回路D1〜Dmで生成するクロック信号CK1〜CKmの各スキュー量を、マスタDLL回路3の遅延量に比例させるようにした。このことから、生成した多相クロック信号のジッタを低減させることができ、psecオーダーのスキュー補正を行うことができ、特に、インターリーブ動作のS/H回路に多相クロック信号を供給する際に分解能が10bitの場合でも、スキュー量を2ps以下にすることができる。
【0042】
また、スレーブDLL回路D1〜Dmにおけるチャージポンプ回路34のコンデンサ47の放電電流をDAC46によって変化させるようにしたことから、生成して出力する多相クロック信号のスキュー量をディジタル補正することができる。
【0043】
第2の実施の形態.
図7は、本発明の第2の実施の形態におけるクロック信号発生回路の例を示したブロック図であり、図7では、インターリーブ動作のS/H回路に使用した場合を例にして示している。なお、図7では、図1と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する。
図7において、クロック信号発生回路51は、所定の周波数のマスタクロック信号MCKから、m(mは、m>1の整数)相の多相クロック信号CK1〜CKmを生成して対応するm個のS/H回路SH1〜SHmに出力する。S/H回路SH1〜SHmに入力されたアナログの入力信号Sinと多相クロック信号CK1〜CKmの理想的なタイミングを示したタイミングチャートは図2と同じであることからその説明を省略する。
【0044】
クロック信号発生回路51は、多相クロック発生回路52と、共通クロック発生回路53と、クロック制御回路C1〜Cmとで構成されている。
多相クロック発生回路52は、所定の周波数のマスタクロック信号MCKから多相クロック信号CKC1〜CKCmを生成して対応するクロック制御回路C1〜Cmにそれぞれ出力する。
【0045】
共通クロック発生回路53は、マスタクロック信号MCKの立ち上がり時に、あらかじめ設定されたパルス幅のローレベルのパルスを生成し、グローバルクロック信号GCKとして出力する。クロック制御回路C1〜Cmは、対応して入力されたクロック信号CKC1〜CKCmが立ち上がると立ち上がり、この後、グローバルクロック信号GCKがハイレベルになるタイミングで立ち下がるように、クロック信号CK1〜CKmを生成して出力する。
【0046】
図8は、共通クロック発生回路53の回路例を示した図である。
図8において、共通クロック発生回路53は、NAND回路61及びインバータ62〜67で構成されている。マスタクロック信号MCKは、インバータ62を介してNAND回路61の一方の入力端に入力され、インバータ62の出力端とNAND回路61の他方の入力端との間にはインバータ63〜67が直列に接続されている。
【0047】
インバータ62で信号レベルが反転されたマスタクロック信号MCKは、NAND回路61の一方の入力端に入力されると共に、インバータ63〜67の直列回路によって第3遅延時間だけ遅延され信号レベルが反転されてNAND回路61の他方の入力端に入力され、NAND回路61は、グローバルクロック信号GCKを生成して出力する。なお、クロック信号CKC1〜CKCmは内部クロック信号を、グローバルクロック信号GCKは第3パルス信号をそれぞれなし、インバータ67から出力される信号が第3遅延信号をなす。
【0048】
次に、図9は、クロック制御回路C1の回路例を示した図である。なお、クロック制御回路C1〜Cmは同じ回路構成であることから、クロック制御回路C2〜Cmの回路構成を示す図は省略し、以下クロック制御回路C1を例にして説明する。
図9において、クロック制御回路C1は、PMOSトランジスタ71及びNMOSトランジスタ72,73で構成されている。なお、PMOSトランジスタ71及びNMOSトランジスタ72が出力回路をなし、NMOSトランジスタ73が出力制御回路をなす。
【0049】
電源電圧VDDと接地電圧との間に、PMOSトランジスタ71、NMOSトランジスタ72及び73が直列に接続され、PMOSトランジスタ71とNMOSトランジスタ72の接続部はクロック制御回路C1の出力端をなしクロック信号CK1を出力する。PMOSトランジスタ71及びNMOSトランジスタ72の各ゲートは接続され、該接続部には多相クロック発生回路52から対応するクロック信号CKC1が入力されている。また、NMOSトランジスタ73のゲートには、共通クロック発生回路53からのグローバルクロック信号GCKが入力されている。
【0050】
このような構成において、図10は、図9で示したクロック制御回路C1の各部の信号波形例を示したタイミングチャートであり、図10を用いてクロック制御回路C1の動作についてもう少し詳細に説明する。なお、図10では、m=4の場合を例にして示している。
クロック信号CKC1がローレベルに立ち下がると、PMOSトランジスタ71がオンしNMOSトランジスタ72がオフする。このため、グローバルクロック信号GCKの信号レベルに関係なく、クロック制御回路C1は、クロック信号CK1をハイレベルに立ち上げる。
【0051】
次に、グローバルクロック信号GCKがローレベルの場合、NMOSトランジスタ73はオフするがNMOSトランジスタ72がオフしていることからクロック信号CK1はハイレベルのままである。次に、グローバルクロック信号GCKがローレベルのときにクロック信号CKC1がハイレベルに立ち上がると、PMOSトランジスタ71がオフしてNMOSトランジスタ72がオンするが、NMOSトランジスタ73がオフしていることから、クロック信号CK1はハイレベルのままである。次に、グローバルクロック信号GCKがハイレベルに立ち上がると、NMOSトランジスタ73がオンし、クロック信号CK1はローレベルに立ち下がる。
【0052】
このように、本第2の実施の形態では、クロック制御回路C1〜Cmは、グローバルクロック信号GCKがハイレベルに立ち上がるタイミングでクロック信号CK1〜CKmがローレベルに立ち下がるように動作するようにした。このことから、簡単な回路で、生成した多相クロック信号のスキューを低減させることができ、特に、インターリーブ動作のS/H回路に多相クロック信号を供給する際に分解能が10bitの場合でも、スキュー量を2ps以下にすることができる。
【0053】
【発明の効果】
上記の説明から明らかなように、本発明のクロック信号発生回路によれば、マスタDLL回路部が、生成した第1遅延時間のパルス幅を有する第1パルス信号に応じて電圧が変化する第1制御信号を生成し、該生成した第1制御信号に応じて前記第1遅延時間を所定値になるように調整すると共に、前記各スレーブDLL回路が、生成した第2遅延時間のパルス幅を有する第2パルス信号及び前記第1パルス信号に応じて電圧が変化する第2制御信号を生成し、該生成した第2制御信号に応じて第2遅延時間が所定値になるように調整するようにした。このことから、各スレーブDLL回路で生成する各クロック信号のそれぞれのスキュー量を、第1遅延時間に比例させることができるため、生成した多相クロック信号のジッタを低減させることができ、psecオーダーのスキュー補正を行うことができ、特に、インターリーブ動作のS/H回路に多相クロック信号を供給する際に分解能が10bitの場合でも、スキュー量を2ps以下にすることができる。
【0054】
具体的には、各スレーブDLL回路は、外部から入力されたディジタル信号に応じて前記第2コンデンサの放電電流を調整するか、又は外部から入力されたディジタル信号に応じて前記第2コンデンサの充電電流を調整するようにした。このことから、生成して出力する多相クロック信号のスキュー量をディジタル補正することができる。
【0055】
また、各クロック制御回路は、該多相クロック発生回路部から出力された対応する内部クロック信号の信号レベルの変化点を、前記第3パルス信号の信号レベルの変化点と一致するように制御するようにした。このことから、簡単な回路で、生成した多相クロック信号のスキューを低減させることができ、特に、インターリーブ動作のS/H回路に多相クロック信号を供給する際に分解能が10bitの場合でも、スキュー量を2ps以下にすることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態におけるクロック信号発生回路の例を示したブロック図である。
【図2】 アナログの入力信号Sinと多相クロック信号CK1〜CKmの理想的なタイミングを示したタイミングチャートである。
【図3】 図1におけるマスタDLL回路3の回路例を示した図である。
【図4】 図3における各部の信号波形例を示したタイミングチャートである。
【図5】 図1における多相クロック発生回路2の構成例とスレーブDLL回路D1の回路例を示した図である。
【図6】 図5における各部の信号波形例を示したタイミングチャートである。
【図7】 本発明の第2の実施の形態におけるクロック信号発生回路の例を示したブロック図である。
【図8】 図7の共通クロック発生回路53の回路例を示した図である。
【図9】 図7のクロック制御回路C1の回路例を示した図である。
【図10】 図9の各部の信号波形例を示したタイミングチャートである。
【図11】 入力信号が50MHzでサンプリング周波数100MHzの場合におけるスキューとSNDRとの関係例を示した図である。
【符号の説明】
1,51 クロック信号発生回路
2,52 多相クロック発生回路
3 マスタDLL回路
11,31 可変遅延回路
23 インバータ
13 NOR回路
14,34 チャージポンプ回路
15,35 LPF
21 多相クロック発振器
22 フリップフロップ回路
33 NAND回路
46 DAC
53 共通クロック発生回路
D1〜Dm スレーブDLL回路
SH1〜SHm S/H回路
C1〜Cm クロック制御回路
Claims (8)
- 所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第1遅延時間だけ遅延させた第1遅延信号を生成し、前記マスタクロック信号と該第1遅延信号から、該第1遅延時間のパルス幅を有する第1パルス信号を生成して出力するDLL回路をなすマスタDLL回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力すると共に、該各内部クロック信号をそれぞれ遅延させた各遅延内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する遅延内部クロック信号を第2遅延時間だけ遅延させ前記多相クロック信号をなすクロック信号としてそれぞれ出力するDLL回路をなす各スレーブDLL回路からなるスレーブDLL回路部と、
を備え、
前記マスタDLL回路部は、前記生成した第1パルス信号に応じて電圧が変化する第1制御信号を生成し、該生成した第1制御信号に応じて前記第1遅延時間が所定値になるように調整すると共に、前記各スレーブDLL回路は、前記第2遅延時間のパルス幅を有する第2パルス信号を生成し、前記第1パルス信号及び該第2パルス信号に応じて電圧が変化する第2制御信号を生成し、該生成した第2制御信号に応じて前記第2遅延時間が所定値になるように調整することを特徴とするクロック信号発生回路。 - マスタDLL回路部は、
入力された前記第1制御信号に応じた遅延時間だけマスタクロック信号を遅延させて出力する第1可変遅延回路と、
該第1可変遅延回路から出力された信号及びマスタクロック信号から前記第1パルス信号を生成して出力する第1パルス信号生成回路と、
該第1パルス信号に応じて第1コンデンサに対する充放電を行う第1チャージポンプ回路と、
該第1コンデンサの高電圧側の電圧を積分して前記第1可変遅延回路への第1制御信号として出力する第1ローパスフィルタと、
を備えることを特徴とする請求項1記載のクロック信号発生回路。 - 前記各スレーブDLL回路は、
入力された前記第2制御信号に応じた遅延時間だけ対応する前記遅延内部クロック信号を遅延させて出力する第2可変遅延回路と、
該第2可変遅延回路から出力された信号、対応する前記内部クロック信号及び前記マスタクロック信号から前記第2パルス信号を生成して出力する第2パルス信号生成回路と、
前記第1パルス信号及び該第2パルス信号に応じて第2コンデンサに対する充放電を行う第2チャージポンプ回路と、
該第2コンデンサの高電圧側の電圧を積分して前記第2可変遅延回路への第2制御信号として出力する第2ローパスフィルタと、
をそれぞれ備えることを特徴とする請求項1又は2記載のクロック信号発生回路。 - 前記第2チャージポンプ回路は、
前記第2コンデンサと、
前記第1パルス信号に応じて第2コンデンサを充電する充電回路と、
前記第2パルス信号に応じて第2コンデンサの放電を行う放電回路と、
を備えることを特徴とする請求項3記載のクロック信号生成回路。 - 前記放電回路は、外部から入力されたディジタル信号に応じて前記第2コンデンサの放電電流を調整することを特徴とする請求項4記載のクロック信号発生回路。
- 前記充電回路は、外部から入力されたディジタル信号に応じて前記第2コンデンサの充電電流を調整することを特徴とする請求項4記載のクロック信号発生回路。
- 所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第3遅延時間だけ遅延させた第3遅延信号を生成し、前記マスタクロック信号と該第3遅延信号から、該第3遅延時間のパルス幅を有する第3パルス信号を生成して出力する共通クロック発生回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する内部クロック信号の信号レベルの変化点を、前記第3パルス信号の信号レベルの変化点と一致するように制御する各クロック制御回路からなるクロック制御回路部と、
を備えることを特徴とするクロック信号発生回路。 - 前記各クロック制御回路は、
前記多相クロック発生回路部から出力された対応する内部クロック信号に応じた多相クロック信号をなすクロック信号を出力する出力回路と、
前記第3パルス信号に応じて該出力回路から出力されるクロック信号における一方の信号レベルの出力制御を行う出力制御回路と、
をそれぞれ備えることを特徴とする請求項7記載のクロック信号発生回路。
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