JP3501880B2 - 半導体集積回路装置の製造方法および半導体ウエハ - Google Patents
半導体集積回路装置の製造方法および半導体ウエハInfo
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、高抵抗負荷型のメモリセルを備
えたＳＲＡＭ(Static Random Access Memory) を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
製造技術に関し、特に、高抵抗負荷型のメモリセルを備
えたＳＲＡＭ(Static Random Access Memory) を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。
【０００３】上記フリップフロップ回路は、一例として
２個の駆動用ＭＩＳＦＥＴと２個の高抵抗負荷素子とで
構成され、１ビットの情報を記憶する。２個の駆動用Ｍ
ＩＳＦＥＴのそれぞれのゲート電極は、他方の駆動用Ｍ
ＩＳＦＥＴのドレイン領域に接続され、それぞれのソー
ス領域は接地電位（ＧＮＤ）に固定される。２個の高抵
抗負荷素子のそれぞれの一端は、駆動用ＭＩＳＦＥＴの
ドレイン領域に接続され、他端には電源電圧（Ｖcc）が
印加される。
２個の駆動用ＭＩＳＦＥＴと２個の高抵抗負荷素子とで
構成され、１ビットの情報を記憶する。２個の駆動用Ｍ
ＩＳＦＥＴのそれぞれのゲート電極は、他方の駆動用Ｍ
ＩＳＦＥＴのドレイン領域に接続され、それぞれのソー
ス領域は接地電位（ＧＮＤ）に固定される。２個の高抵
抗負荷素子のそれぞれの一端は、駆動用ＭＩＳＦＥＴの
ドレイン領域に接続され、他端には電源電圧（Ｖcc）が
印加される。
【０００４】一方の駆動用ＭＩＳＦＥＴのドレイン領域
には、一方の転送用ＭＩＳＦＥＴのソース領域が接続さ
れ、他方の駆動用ＭＩＳＦＥＴのドレイン領域には、他
方の転送用ＭＩＳＦＥＴのソース領域が接続される。２
個の転送用ＭＩＳＦＥＴのそれぞれのドレイン領域には
相補性データ線が接続され、それぞれのゲート電極には
ワード線が接続される。
には、一方の転送用ＭＩＳＦＥＴのソース領域が接続さ
れ、他方の駆動用ＭＩＳＦＥＴのドレイン領域には、他
方の転送用ＭＩＳＦＥＴのソース領域が接続される。２
個の転送用ＭＩＳＦＥＴのそれぞれのドレイン領域には
相補性データ線が接続され、それぞれのゲート電極には
ワード線が接続される。
【０００５】上記のような高抵抗負荷型のメモリセルを
備えたＳＲＡＭについては、例えば特開昭６３−１６６
５８号公報に記載がある。この公報に記載されたＳＲＡ
Ｍのメモリセルは、駆動用ＭＩＳＦＥＴおよび転送用Ｍ
ＩＳＦＥＴのそれぞれのゲート電極とワード線とを第１
層目の多結晶シリコン膜で構成し、高抵抗負荷素子を第
２層目の多結晶シリコン膜で構成している。そして、駆
動用ＭＩＳＦＥＴのソース領域を接地電位に固定するた
めの接地電圧線を第３層目の多結晶シリコン膜で構成
し、データ線を接地電圧線の上層に形成したアルミニウ
ム（Ａｌ）配線で構成している。
備えたＳＲＡＭについては、例えば特開昭６３−１６６
５８号公報に記載がある。この公報に記載されたＳＲＡ
Ｍのメモリセルは、駆動用ＭＩＳＦＥＴおよび転送用Ｍ
ＩＳＦＥＴのそれぞれのゲート電極とワード線とを第１
層目の多結晶シリコン膜で構成し、高抵抗負荷素子を第
２層目の多結晶シリコン膜で構成している。そして、駆
動用ＭＩＳＦＥＴのソース領域を接地電位に固定するた
めの接地電圧線を第３層目の多結晶シリコン膜で構成
し、データ線を接地電圧線の上層に形成したアルミニウ
ム（Ａｌ）配線で構成している。
【０００６】
【発明が解決しようとする課題】前述した高抵抗負荷型
のメモリセルを備えたＳＲＡＭは、メモリセルのサイズ
を縮小していくと、メモリセル内の２個の高抵抗負荷素
子の形状を同一にすることが困難となる。そのため、２
個の高抵抗負荷素子に流れる電流の特性がばらつき、メ
モリセルの特性が劣化する。
のメモリセルを備えたＳＲＡＭは、メモリセルのサイズ
を縮小していくと、メモリセル内の２個の高抵抗負荷素
子の形状を同一にすることが困難となる。そのため、２
個の高抵抗負荷素子に流れる電流の特性がばらつき、メ
モリセルの特性が劣化する。
【０００７】また、前記高抵抗負荷型のメモリセルに
は、高抵抗負荷素子をチャネル、その両側の低抵抗部を
ソース、ドレイン、高抵抗負荷素子の上層の導電層をゲ
ート電極とする寄生のＭＯＳＦＥＴが形成される。その
ため、メモリセルのサイズを縮小していくと、上層の導
電層が高抵抗負荷素子に及ぼす寄生ゲートの影響が大き
くなり、これによって高抵抗負荷素子の電流特性が変動
するためにメモリセルの特性が劣化する。
は、高抵抗負荷素子をチャネル、その両側の低抵抗部を
ソース、ドレイン、高抵抗負荷素子の上層の導電層をゲ
ート電極とする寄生のＭＯＳＦＥＴが形成される。その
ため、メモリセルのサイズを縮小していくと、上層の導
電層が高抵抗負荷素子に及ぼす寄生ゲートの影響が大き
くなり、これによって高抵抗負荷素子の電流特性が変動
するためにメモリセルの特性が劣化する。
【０００８】これらの問題を改善する方法としては、例
えばウエハ状態で動作可能な良品チップ内のスタンバイ
電流特性をメモリテスタを使って測定し、その解析結果
をウエハプロセスや設計プロセスにフィードバックする
ことによって、２個の高抵抗負荷素子の電流特性を合わ
せ込むことが考えられる。
えばウエハ状態で動作可能な良品チップ内のスタンバイ
電流特性をメモリテスタを使って測定し、その解析結果
をウエハプロセスや設計プロセスにフィードバックする
ことによって、２個の高抵抗負荷素子の電流特性を合わ
せ込むことが考えられる。
【０００９】しかし、この方法は間接的な高抵抗特性で
あり、メモリセルがより微細化されていくと、メモリセ
ル部以外でのＭＯＳトランジスタのリーク電流等も含ま
れる様になり、メモリテスタを使っての高抵抗特性を精
度良く測定することは次第に困難となる。そのため、２
個の高抵抗負荷素子の電流特性の合わせ込みを行うこと
も困難となり、メモリセル特性のばらつきが大きくなっ
てＳＲＡＭの性能や製造歩留まりの低下が懸念される。
あり、メモリセルがより微細化されていくと、メモリセ
ル部以外でのＭＯＳトランジスタのリーク電流等も含ま
れる様になり、メモリテスタを使っての高抵抗特性を精
度良く測定することは次第に困難となる。そのため、２
個の高抵抗負荷素子の電流特性の合わせ込みを行うこと
も困難となり、メモリセル特性のばらつきが大きくなっ
てＳＲＡＭの性能や製造歩留まりの低下が懸念される。
【００１０】本発明の目的は、ＳＲＡＭのメモリセルを
構成する高抵抗負荷素子の電流特性を高精度に測定する
ことのできる技術を提供することにある。
構成する高抵抗負荷素子の電流特性を高精度に測定する
ことのできる技術を提供することにある。
【００１１】本発明の他の目的は、ＳＲＡＭのメモリセ
ルを構成する高抵抗負荷素子に及ぼす寄生ゲートの影響
を高精度に測定することのできる技術を提供することに
ある。
ルを構成する高抵抗負荷素子に及ぼす寄生ゲートの影響
を高精度に測定することのできる技術を提供することに
ある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【００１４】（１）本発明の半導体集積回路装置の製造
方法は、ワード線と一対の相補性データ線との交差部に
配置された２個の駆動用ＭＩＳＦＥＴおよび２個の高抵
抗負荷素子からなるフリップフロップ回路と２個の転送
用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭが形
成された半導体ウエハの一部に、前記２個の高抵抗負荷
素子と同一の形状で構成された２個のダミーの高抵抗負
荷素子を複数組備え、前記それぞれの組のダミーの高抵
抗負荷素子の一方が配線を介して並列に接続された第１
のＴＥＧパターンと、前記２個の高抵抗負荷素子と同一
の形状で構成された２個のダミーの高抵抗負荷素子を複
数組備え、前記それぞれの組のダミーの高抵抗負荷素子
の他方が配線を介して並列に接続された第２のＴＥＧパ
ターンとを形成し、前記第１のＴＥＧパターンに形成さ
れた前記ダミーの高抵抗負荷素子の一方の電流特性と、
前記第２のＴＥＧパターンに形成された前記ダミーの高
抵抗負荷素子の他方の電流特性とを個別に測定する工程
を有している。
方法は、ワード線と一対の相補性データ線との交差部に
配置された２個の駆動用ＭＩＳＦＥＴおよび２個の高抵
抗負荷素子からなるフリップフロップ回路と２個の転送
用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭが形
成された半導体ウエハの一部に、前記２個の高抵抗負荷
素子と同一の形状で構成された２個のダミーの高抵抗負
荷素子を複数組備え、前記それぞれの組のダミーの高抵
抗負荷素子の一方が配線を介して並列に接続された第１
のＴＥＧパターンと、前記２個の高抵抗負荷素子と同一
の形状で構成された２個のダミーの高抵抗負荷素子を複
数組備え、前記それぞれの組のダミーの高抵抗負荷素子
の他方が配線を介して並列に接続された第２のＴＥＧパ
ターンとを形成し、前記第１のＴＥＧパターンに形成さ
れた前記ダミーの高抵抗負荷素子の一方の電流特性と、
前記第２のＴＥＧパターンに形成された前記ダミーの高
抵抗負荷素子の他方の電流特性とを個別に測定する工程
を有している。
【００１５】（２）本発明の半導体集積回路装置の製造
方法は、前記第１および第２のＴＥＧパターンに形成さ
れた前記ダミーの高抵抗負荷素子のそれぞれの上層に、
前記メモリセルの高抵抗負荷素子の上層に形成された導
電層と同一の導電層を形成するものである。
方法は、前記第１および第２のＴＥＧパターンに形成さ
れた前記ダミーの高抵抗負荷素子のそれぞれの上層に、
前記メモリセルの高抵抗負荷素子の上層に形成された導
電層と同一の導電層を形成するものである。
【００１６】
【作用】上記した手段（１）によれば、第１のＴＥＧパ
ターンに形成されたダミーの高抵抗負荷素子の電流特性
を測定することにより、メモリセルの一方の高抵抗負荷
素子の電流特性が判り、第２のＴＥＧパターンに形成さ
れたダミーの高抵抗負荷素子の電流特性を測定すること
により、メモリセルの他方の高抵抗負荷素子の電流特性
が判る。
ターンに形成されたダミーの高抵抗負荷素子の電流特性
を測定することにより、メモリセルの一方の高抵抗負荷
素子の電流特性が判り、第２のＴＥＧパターンに形成さ
れたダミーの高抵抗負荷素子の電流特性を測定すること
により、メモリセルの他方の高抵抗負荷素子の電流特性
が判る。
【００１７】上記した手段（２）によれば、第１のＴＥ
Ｇパターンに形成されたダミーの高抵抗負荷素子の電流
特性を測定することにより、メモリセルの一方の高抵抗
負荷素子の電流特性に及ぼす上層の導電層の寄生ゲート
の影響が判り、第２のＴＥＧパターンに形成されたダミ
ーの高抵抗負荷素子の電流特性を測定することにより、
メモリセルの他方の高抵抗負荷素子の電流特性に及ぼす
上層の導電層の寄生ゲートの影響が判る。
Ｇパターンに形成されたダミーの高抵抗負荷素子の電流
特性を測定することにより、メモリセルの一方の高抵抗
負荷素子の電流特性に及ぼす上層の導電層の寄生ゲート
の影響が判り、第２のＴＥＧパターンに形成されたダミ
ーの高抵抗負荷素子の電流特性を測定することにより、
メモリセルの他方の高抵抗負荷素子の電流特性に及ぼす
上層の導電層の寄生ゲートの影響が判る。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１９】図１は、本発明の一実施例であるＳＲＡＭ
のメモリセルを示す等価回路図である。図示のように、
このＳＲＡＭのメモリセルは、一対の相補性データ線
（データ線ＤＬ、データ線バーＤＬ）とワード線ＷＬと
の交差部に配置されたフリップフロップ回路と２個の転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 とで構成されている。
のメモリセルを示す等価回路図である。図示のように、
このＳＲＡＭのメモリセルは、一対の相補性データ線
（データ線ＤＬ、データ線バーＤＬ）とワード線ＷＬと
の交差部に配置されたフリップフロップ回路と２個の転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 とで構成されている。
【００２０】フリップフロップ回路は、２個の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 と２個の高抵抗負荷素子Ｒ1,Ｒ
2 とからなる一対のインバータ回路を交差結合した構成
になっている。すなわち、２個の駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 のそれぞれのゲート電極は、他方の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域に接続され、そ
れぞれのドレイン領域には高抵抗負荷素子Ｒ1,Ｒ2 の一
端が接続される。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域は接地電位（ＧＮＤ）に固定され、
高抵抗負荷素子Ｒ1,Ｒ2 の他端には電源電圧（Ｖcc）が
印加される。
ＩＳＦＥＴＱｄ1,Ｑｄ2 と２個の高抵抗負荷素子Ｒ1,Ｒ
2 とからなる一対のインバータ回路を交差結合した構成
になっている。すなわち、２個の駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 のそれぞれのゲート電極は、他方の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域に接続され、そ
れぞれのドレイン領域には高抵抗負荷素子Ｒ1,Ｒ2 の一
端が接続される。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域は接地電位（ＧＮＤ）に固定され、
高抵抗負荷素子Ｒ1,Ｒ2 の他端には電源電圧（Ｖcc）が
印加される。
【００２１】上記フリップフロップ回路の一方の入出力
端子（駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域）は転
送用ＭＩＳＦＥＴＱｔ1 のソース領域に接続され、他方
の入出力端子（駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域に
はデータ線ＤＬが接続され、転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域にはデータ線バーＤＬが接続されてい
る。
端子（駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域）は転
送用ＭＩＳＦＥＴＱｔ1 のソース領域に接続され、他方
の入出力端子（駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領
域）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域に
はデータ線ＤＬが接続され、転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域にはデータ線バーＤＬが接続されてい
る。
【００２２】特に限定はされないが、本実施例のＳＲＡ
Ｍのメモリセルは、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
ゲート電極、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極およびワード線ＷＬのそれぞれを第１層目の多結晶
シリコン膜（または多結晶シリコン膜と高融点金属シリ
サイド膜とを積層したポリサイド膜）で構成し、高抵抗
負荷素子Ｒ1,Ｒ2 を第２層目の多結晶シリコン膜で構成
している。そして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
ソース領域を接地電位に固定するための接地電圧線を第
３層目の多結晶シリコン膜（またはポリサイド膜）で構
成し、相補性データ線（データ線ＤＬ、データ線バーＤ
Ｌ）を接地電圧線の上層に形成したアルミニウム（Ａ
ｌ）配線で構成している。
Ｍのメモリセルは、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
ゲート電極、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極およびワード線ＷＬのそれぞれを第１層目の多結晶
シリコン膜（または多結晶シリコン膜と高融点金属シリ
サイド膜とを積層したポリサイド膜）で構成し、高抵抗
負荷素子Ｒ1,Ｒ2 を第２層目の多結晶シリコン膜で構成
している。そして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の
ソース領域を接地電位に固定するための接地電圧線を第
３層目の多結晶シリコン膜（またはポリサイド膜）で構
成し、相補性データ線（データ線ＤＬ、データ線バーＤ
Ｌ）を接地電圧線の上層に形成したアルミニウム（Ａ
ｌ）配線で構成している。
【００２３】図２（ａ）は、上記高抵抗負荷素子Ｒ1,Ｒ
2 の４ビット分を示す平面図、同図（ｂ）は、高抵抗負
荷素子Ｒ1,Ｒ2 の１ビット分を示す拡大平面図である。
2 の４ビット分を示す平面図、同図（ｂ）は、高抵抗負
荷素子Ｒ1,Ｒ2 の１ビット分を示す拡大平面図である。
【００２４】図示のように、本実施例のＳＲＡＭのメモ
リセルは、その占有面積が最小限となるように設計され
ているために、２個の高抵抗負荷素子Ｒ1,Ｒ2 の形状が
互いに異なっている。すなわち、その高抵抗負荷素子Ｒ
1 は直線状のパターンで形成され、高抵抗負荷素子Ｒ2
は「く」の字状のパターンで形成されている。
リセルは、その占有面積が最小限となるように設計され
ているために、２個の高抵抗負荷素子Ｒ1,Ｒ2 の形状が
互いに異なっている。すなわち、その高抵抗負荷素子Ｒ
1 は直線状のパターンで形成され、高抵抗負荷素子Ｒ2
は「く」の字状のパターンで形成されている。
【００２５】高抵抗負荷素子Ｒ1,Ｒ2 のそれぞれの両端
には、低抵抗部１ａ，１ｂが形成されている。低抵抗部
１ａ，１ｂは、高抵抗負荷素子Ｒ1,Ｒ2 と同じく第２層
目の多結晶シリコン膜で構成され、高抵抗負荷素子Ｒ1,
Ｒ2 を構成する多結晶シリコン膜に比べて高濃度の不純
物（例えばリン）が導入されている。
には、低抵抗部１ａ，１ｂが形成されている。低抵抗部
１ａ，１ｂは、高抵抗負荷素子Ｒ1,Ｒ2 と同じく第２層
目の多結晶シリコン膜で構成され、高抵抗負荷素子Ｒ1,
Ｒ2 を構成する多結晶シリコン膜に比べて高濃度の不純
物（例えばリン）が導入されている。
【００２６】一方の高抵抗負荷素子Ｒ1 は、低抵抗部１
ａを介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極に接
続され、かつ駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域
に接続されている。他方の高抵抗負荷素子Ｒ2 は、低抵
抗部１ａを介して駆動用ＭＩＳＦＥＴＱｄ1 のゲート電
極に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 のドレイ
ン領域に接続されている。高抵抗負荷素子Ｒ1,Ｒ2 に
は、低抵抗部１ｂを通じて回路の電源電圧（Ｖcc) が印
加される。高抵抗負荷素子Ｒ1,Ｒ2 および低抵抗部１
ａ，１ｂの上層には、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のそれぞれのソース領域に接続された接地電圧線３Ａが
高抵抗負荷素子Ｒ1,Ｒ2 および低抵抗部１ａ，１ｂを覆
うように配置されている。
ａを介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極に接
続され、かつ駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域
に接続されている。他方の高抵抗負荷素子Ｒ2 は、低抵
抗部１ａを介して駆動用ＭＩＳＦＥＴＱｄ1 のゲート電
極に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 のドレイ
ン領域に接続されている。高抵抗負荷素子Ｒ1,Ｒ2 に
は、低抵抗部１ｂを通じて回路の電源電圧（Ｖcc) が印
加される。高抵抗負荷素子Ｒ1,Ｒ2 および低抵抗部１
ａ，１ｂの上層には、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のそれぞれのソース領域に接続された接地電圧線３Ａが
高抵抗負荷素子Ｒ1,Ｒ2 および低抵抗部１ａ，１ｂを覆
うように配置されている。
【００２７】図３は、本実施例の第１のＴＥＧパターン
（ＴＥＧ１）を示す平面図、図４は、このＴＥＧパター
ン（ＴＥＧ１）内に配置されたダミーの高抵抗負荷素子
ＤＲ1,ＤＲ2 の各４個分を示す拡大平面図である。
（ＴＥＧ１）を示す平面図、図４は、このＴＥＧパター
ン（ＴＥＧ１）内に配置されたダミーの高抵抗負荷素子
ＤＲ1,ＤＲ2 の各４個分を示す拡大平面図である。
【００２８】図４に示すように、ダミーの高抵抗負荷素
子ＤＲ1 は、前述したメモリセルの高抵抗負荷素子Ｒ1
と同一の形状、同一のサイズで構成されており、ダミー
の高抵抗負荷素子ＤＲ2 は、メモリセルの高抵抗負荷素
子Ｒ2 と同一の形状、同一のサイズで構成されている。
すなわち、ダミーの高抵抗負荷素子ＤＲ1 は、メモリセ
ルの高抵抗負荷素子Ｒ1 と同じ直線状のパターンで形成
され、ダミーの高抵抗負荷素子ＤＲ2 は、メモリセルの
高抵抗負荷素子Ｒ2 と同じ「く」の字状のパターンで形
成されている。ダミーの高抵抗負荷素子ＤＲ1,ＤＲ
2 は、メモリセルの高抵抗負荷素子Ｒ1,Ｒ2 と同じ第２
層目の多結晶シリコン膜で構成されている。
子ＤＲ1 は、前述したメモリセルの高抵抗負荷素子Ｒ1
と同一の形状、同一のサイズで構成されており、ダミー
の高抵抗負荷素子ＤＲ2 は、メモリセルの高抵抗負荷素
子Ｒ2 と同一の形状、同一のサイズで構成されている。
すなわち、ダミーの高抵抗負荷素子ＤＲ1 は、メモリセ
ルの高抵抗負荷素子Ｒ1 と同じ直線状のパターンで形成
され、ダミーの高抵抗負荷素子ＤＲ2 は、メモリセルの
高抵抗負荷素子Ｒ2 と同じ「く」の字状のパターンで形
成されている。ダミーの高抵抗負荷素子ＤＲ1,ＤＲ
2 は、メモリセルの高抵抗負荷素子Ｒ1,Ｒ2 と同じ第２
層目の多結晶シリコン膜で構成されている。
【００２９】上記ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
のそれぞれの両端には、低抵抗部２ａ，２ｂが形成され
ている。この低抵抗部２ａ，２ｂは、前述したメモリセ
ルの低抵抗部１ａ，１ｂと同じ第２層目の多結晶シリコ
ン膜で構成され、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
を構成する多結晶シリコン膜に比べて高濃度の不純物
（例えばリン）が導入されている。
のそれぞれの両端には、低抵抗部２ａ，２ｂが形成され
ている。この低抵抗部２ａ，２ｂは、前述したメモリセ
ルの低抵抗部１ａ，１ｂと同じ第２層目の多結晶シリコ
ン膜で構成され、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
を構成する多結晶シリコン膜に比べて高濃度の不純物
（例えばリン）が導入されている。
【００３０】上記ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2
および低抵抗部２ａ，２ｂの上層には、導電層３Ｂが形
成されている。この導電層３Ｂは、前述したメモリセル
の接地電圧線３Ａと同一の形状、同一のサイズで構成さ
れ、かつ接地電圧線３Ａと同じ第３層目の多結晶シリコ
ン膜（またはポリサイド膜）で構成されている。
および低抵抗部２ａ，２ｂの上層には、導電層３Ｂが形
成されている。この導電層３Ｂは、前述したメモリセル
の接地電圧線３Ａと同一の形状、同一のサイズで構成さ
れ、かつ接地電圧線３Ａと同じ第３層目の多結晶シリコ
ン膜（またはポリサイド膜）で構成されている。
【００３１】図３に示すように、第１のＴＥＧパターン
（ＴＥＧ１）は、上記ダミーの高抵抗負荷素子ＤＲ1,Ｄ
Ｒ2 をマトリクス状に多数個（例えば１０００個程度）
配置した構成になっている。ダミーの高抵抗負荷素子Ｄ
Ｒ1,ＤＲ2 は、ダミーの高抵抗負荷素子ＤＲ1 の低抵抗
部２ａに接続された配線４Ａと、低抵抗部２ｂに接続さ
れた配線５とを介して並列に接続されている。配線４
Ａ，５は、低抵抗部２ａ，２ｂと同じ第２層目の多結晶
シリコン膜で構成されており、配線４Ａの一端にはパッ
ド（Ｐ１）が接続され、配線５の一端にはパッド（Ｐ
２）が接続されている。ダミーの高抵抗負荷素子ＤＲ1,
ＤＲ2 および低抵抗部２ａ，２ｂの上層に形成された導
電層３Ｂには、この導電層３Ｂと同じ第３層目の多結晶
シリコン膜（またはポリサイド膜）で構成された配線６
が接続されており、この配線６の一端にはパッド（Ｐ
３）が接続されている。パッド（Ｐ１〜Ｐ３）は、メモ
リセルの相補性データ線と同層のＡｌ配線で構成されて
いる。
（ＴＥＧ１）は、上記ダミーの高抵抗負荷素子ＤＲ1,Ｄ
Ｒ2 をマトリクス状に多数個（例えば１０００個程度）
配置した構成になっている。ダミーの高抵抗負荷素子Ｄ
Ｒ1,ＤＲ2 は、ダミーの高抵抗負荷素子ＤＲ1 の低抵抗
部２ａに接続された配線４Ａと、低抵抗部２ｂに接続さ
れた配線５とを介して並列に接続されている。配線４
Ａ，５は、低抵抗部２ａ，２ｂと同じ第２層目の多結晶
シリコン膜で構成されており、配線４Ａの一端にはパッ
ド（Ｐ１）が接続され、配線５の一端にはパッド（Ｐ
２）が接続されている。ダミーの高抵抗負荷素子ＤＲ1,
ＤＲ2 および低抵抗部２ａ，２ｂの上層に形成された導
電層３Ｂには、この導電層３Ｂと同じ第３層目の多結晶
シリコン膜（またはポリサイド膜）で構成された配線６
が接続されており、この配線６の一端にはパッド（Ｐ
３）が接続されている。パッド（Ｐ１〜Ｐ３）は、メモ
リセルの相補性データ線と同層のＡｌ配線で構成されて
いる。
【００３２】図５は、本実施例の第２のＴＥＧパターン
（ＴＥＧ２）を示す平面図、図６は、このＴＥＧパター
ン（ＴＥＧ２）に形成されたダミーの高抵抗負荷素子Ｄ
Ｒ1,ＤＲ2 の各４個分を示す拡大平面図である。
（ＴＥＧ２）を示す平面図、図６は、このＴＥＧパター
ン（ＴＥＧ２）に形成されたダミーの高抵抗負荷素子Ｄ
Ｒ1,ＤＲ2 の各４個分を示す拡大平面図である。
【００３３】前記第１のＴＥＧパターン（ＴＥＧ１）
は、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2 のそれぞれ
が、ダミーの高抵抗負荷素子ＤＲ1 の低抵抗部２ａに接
続された配線４Ａと低抵抗部２ｂに接続された配線５と
を介して並列に接続されている。
は、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2 のそれぞれ
が、ダミーの高抵抗負荷素子ＤＲ1 の低抵抗部２ａに接
続された配線４Ａと低抵抗部２ｂに接続された配線５と
を介して並列に接続されている。
【００３４】これに対し、第２のＴＥＧパターン（ＴＥ
Ｇ２）は、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2 のそれ
ぞれが、ダミーの高抵抗負荷素子ＤＲ2 の低抵抗部２ａ
に接続された配線４Ｂと低抵抗部２ｂに接続された配線
５とを介して並列に接続されている。
Ｇ２）は、ダミーの高抵抗負荷素子ＤＲ1,ＤＲ2 のそれ
ぞれが、ダミーの高抵抗負荷素子ＤＲ2 の低抵抗部２ａ
に接続された配線４Ｂと低抵抗部２ｂに接続された配線
５とを介して並列に接続されている。
【００３５】配線４Ｂは、配線４Ａと同じ第２層目の多
結晶シリコン膜で構成されており、その一端にはパッド
（Ｐ４）が接続されている。また、配線５の一端にはパ
ッド（Ｐ５）が接続され、上層の導電層３Ｂに接続され
た配線６の一端にはパッド（Ｐ６）が接続されている。
パッド（Ｐ４〜Ｐ５）は、前記パッド（Ｐ１〜Ｐ３）と
同層のＡｌ配線で構成されている。
結晶シリコン膜で構成されており、その一端にはパッド
（Ｐ４）が接続されている。また、配線５の一端にはパ
ッド（Ｐ５）が接続され、上層の導電層３Ｂに接続され
た配線６の一端にはパッド（Ｐ６）が接続されている。
パッド（Ｐ４〜Ｐ５）は、前記パッド（Ｐ１〜Ｐ３）と
同層のＡｌ配線で構成されている。
【００３６】上記のように構成された第１のＴＥＧパタ
ーン（ＴＥＧ１）および第２のＴＥＧパターン（ＴＥＧ
２）のそれぞれは、前記ＳＲＡＭが形成された半導体ウ
エハの一部、例えばスクライブ領域に配置されている。
ーン（ＴＥＧ１）および第２のＴＥＧパターン（ＴＥＧ
２）のそれぞれは、前記ＳＲＡＭが形成された半導体ウ
エハの一部、例えばスクライブ領域に配置されている。
【００３７】このように、本実施例のＳＲＡＭは、半導
体ウエハのスクライブ領域に、メモリセルの高抵抗負荷
素子Ｒ1,Ｒ2 と同一の形状、同一の寸法で構成されたダ
ミーの高抵抗負荷素子ＤＲ1,ＤＲ2 を含む第１のＴＥＧ
パターン（ＴＥＧ１）および第２のＴＥＧパターン（Ｔ
ＥＧ２）を形成したので、これらのＴＥＧパターン（Ｔ
ＥＧ１およびＴＥＧ２）を使ってメモリセルの高抵抗負
荷素子Ｒ1,Ｒ2 の電流特性を測定することができる。
体ウエハのスクライブ領域に、メモリセルの高抵抗負荷
素子Ｒ1,Ｒ2 と同一の形状、同一の寸法で構成されたダ
ミーの高抵抗負荷素子ＤＲ1,ＤＲ2 を含む第１のＴＥＧ
パターン（ＴＥＧ１）および第２のＴＥＧパターン（Ｔ
ＥＧ２）を形成したので、これらのＴＥＧパターン（Ｔ
ＥＧ１およびＴＥＧ２）を使ってメモリセルの高抵抗負
荷素子Ｒ1,Ｒ2 の電流特性を測定することができる。
【００３８】具体的には、前記図３に示す第１のＴＥＧ
パターン（ＴＥＧ１）のパッド（Ｐ３）をオープン、パ
ッド（Ｐ２）をソース、パッド（Ｐ１）をドレインと
し、パッド（Ｐ２）に印加する電圧を変化させてダミー
の高抵抗負荷素子ＤＲ1 の電流特性を測定すれば、メモ
リセルの高抵抗負荷素子Ｒ1 の電流特性が判る。また、
前記図５に示す第２のＴＥＧパターン（ＴＥＧ２）のパ
ッド（Ｐ６）をオープン、パッド（Ｐ５）をソース、パ
ッド（Ｐ４）をドレインとし、パッド（Ｐ５）に印加す
る電圧を変化させてダミーの高抵抗負荷素子ＤＲ2 の電
流特性を測定すれば、メモリセルの高抵抗負荷素子Ｒ2
の電流特性が判る。
パターン（ＴＥＧ１）のパッド（Ｐ３）をオープン、パ
ッド（Ｐ２）をソース、パッド（Ｐ１）をドレインと
し、パッド（Ｐ２）に印加する電圧を変化させてダミー
の高抵抗負荷素子ＤＲ1 の電流特性を測定すれば、メモ
リセルの高抵抗負荷素子Ｒ1 の電流特性が判る。また、
前記図５に示す第２のＴＥＧパターン（ＴＥＧ２）のパ
ッド（Ｐ６）をオープン、パッド（Ｐ５）をソース、パ
ッド（Ｐ４）をドレインとし、パッド（Ｐ５）に印加す
る電圧を変化させてダミーの高抵抗負荷素子ＤＲ2 の電
流特性を測定すれば、メモリセルの高抵抗負荷素子Ｒ2
の電流特性が判る。
【００３９】また、本実施例の第１のＴＥＧパターン
（ＴＥＧ１）および第２のＴＥＧパターン（ＴＥＧ２）
のそれぞれには、メモリセルの高抵抗負荷素子Ｒ1,Ｒ2
を覆う接地電圧線３Ａと同一の形状、同一のサイズで構
成された導電層３Ｂが形成されている。
（ＴＥＧ１）および第２のＴＥＧパターン（ＴＥＧ２）
のそれぞれには、メモリセルの高抵抗負荷素子Ｒ1,Ｒ2
を覆う接地電圧線３Ａと同一の形状、同一のサイズで構
成された導電層３Ｂが形成されている。
【００４０】そこで、第１のＴＥＧパターン（ＴＥＧ
１）のパッド（Ｐ３）をゲート、パッド（Ｐ２）をソー
ス、パッド（Ｐ１）をドレインとし、パッド（Ｐ２）に
印加する電圧をＶｃｃにし、パッド（Ｐ３）に印加する
電圧を変化させてダミーの高抵抗負荷素子ＤＲ1 の電流
特性を測定すれば、メモリセルの高抵抗負荷素子Ｒ1 の
電流特性に及ぼす接地電圧線３Ａの寄生ゲートの影響が
判る。また、第２のＴＥＧパターン（ＴＥＧ２）のパッ
ド（Ｐ６）をゲート、パッド（Ｐ５）をソース、パッド
（Ｐ４）をドレインとし、パッド（Ｐ５）に印加する電
圧をＶｃｃにし、パッド（Ｐ６）に印加する電圧を変化
させてダミーの高抵抗負荷素子ＤＲ2 の電流特性を測定
すれば、メモリセルの高抵抗負荷素子Ｒ2 の電流特性に
及ぼす接地電圧線３Ａの寄生ゲートの影響が判る。
１）のパッド（Ｐ３）をゲート、パッド（Ｐ２）をソー
ス、パッド（Ｐ１）をドレインとし、パッド（Ｐ２）に
印加する電圧をＶｃｃにし、パッド（Ｐ３）に印加する
電圧を変化させてダミーの高抵抗負荷素子ＤＲ1 の電流
特性を測定すれば、メモリセルの高抵抗負荷素子Ｒ1 の
電流特性に及ぼす接地電圧線３Ａの寄生ゲートの影響が
判る。また、第２のＴＥＧパターン（ＴＥＧ２）のパッ
ド（Ｐ６）をゲート、パッド（Ｐ５）をソース、パッド
（Ｐ４）をドレインとし、パッド（Ｐ５）に印加する電
圧をＶｃｃにし、パッド（Ｐ６）に印加する電圧を変化
させてダミーの高抵抗負荷素子ＤＲ2 の電流特性を測定
すれば、メモリセルの高抵抗負荷素子Ｒ2 の電流特性に
及ぼす接地電圧線３Ａの寄生ゲートの影響が判る。
【００４１】従って、これらの解析結果をウエハプロセ
スや設計プロセスにフィードバックすることにより、２
個の高抵抗負荷素子Ｒ1,Ｒ2 の電流特性を高精度に合わ
せ込むことが可能となるので、メモリセルを微細化した
場合でもメモリセル特性のばらつきを低減することがで
き、ＳＲＡＭの信頼性や製造歩留まりを向上させること
ができる。
スや設計プロセスにフィードバックすることにより、２
個の高抵抗負荷素子Ｒ1,Ｒ2 の電流特性を高精度に合わ
せ込むことが可能となるので、メモリセルを微細化した
場合でもメモリセル特性のばらつきを低減することがで
き、ＳＲＡＭの信頼性や製造歩留まりを向上させること
ができる。
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４３】前記実施例では、多結晶シリコン三層、Ａ
ｌ一層でメモリセルを構成したＳＲＡＭに適用した場合
について説明したが、これに限定されるものではなく、
メモリセルのフリップフロップ回路を２個の駆動用ＭＩ
ＳＦＥＴと２個の高抵抗負荷素子とで構成したＳＲＡＭ
を有する半導体集積回路装置に広く適用することができ
る。
ｌ一層でメモリセルを構成したＳＲＡＭに適用した場合
について説明したが、これに限定されるものではなく、
メモリセルのフリップフロップ回路を２個の駆動用ＭＩ
ＳＦＥＴと２個の高抵抗負荷素子とで構成したＳＲＡＭ
を有する半導体集積回路装置に広く適用することができ
る。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４５】（１）本発明によれば、ＴＥＧパターンに
形成されたダミーの高抵抗負荷素子の電流特性を測定す
ることにより、メモリセルの高抵抗負荷素子の電流特性
を高精度に測定することができる。
形成されたダミーの高抵抗負荷素子の電流特性を測定す
ることにより、メモリセルの高抵抗負荷素子の電流特性
を高精度に測定することができる。
【００４６】（２）本発明によれば、ＴＥＧパターンに
形成されたダミーの高抵抗負荷素子の電流特性を測定す
ることにより、メモリセルの高抵抗負荷素子の電流特性
に及ぼす上層の導電層の寄生ゲートの影響を高精度に測
定することができる。
形成されたダミーの高抵抗負荷素子の電流特性を測定す
ることにより、メモリセルの高抵抗負荷素子の電流特性
に及ぼす上層の導電層の寄生ゲートの影響を高精度に測
定することができる。
【００４７】（３）上記（１）および（２）により、メ
モリセルの２個の高抵抗負荷素子の電流特性を高精度に
合わせ込むことが可能となるので、メモリセルを微細化
した場合でもメモリセル特性のばらつきを低減すること
ができ、ＳＲＡＭの信頼性や製造歩留まりを向上させる
ことができる。
モリセルの２個の高抵抗負荷素子の電流特性を高精度に
合わせ込むことが可能となるので、メモリセルを微細化
した場合でもメモリセル特性のばらつきを低減すること
ができ、ＳＲＡＭの信頼性や製造歩留まりを向上させる
ことができる。
【図１】本発明のＳＲＡＭのメモリセルを示す等価回路
図である。
図である。
【図２】（ａ）は、高抵抗負荷素子の４ビット分を示す
平面図、（ｂ）は、高抵抗負荷素子の１ビット分を示す
拡大平面図である。
平面図、（ｂ）は、高抵抗負荷素子の１ビット分を示す
拡大平面図である。
【図３】本発明の第１のＴＥＧパターンを示す平面図で
ある。
ある。
【図４】本発明の第１のＴＥＧパターン内に配置された
ダミーの高抵抗負荷素子の各４個分を示す拡大平面図で
ある。
ダミーの高抵抗負荷素子の各４個分を示す拡大平面図で
ある。
【図５】本発明の第２のＴＥＧパターンを示す平面図で
ある。
ある。
【図６】本発明の第２のＴＥＧパターン内に配置された
ダミーの高抵抗負荷素子の各４個分を示す拡大平面図で
ある。
ダミーの高抵抗負荷素子の各４個分を示す拡大平面図で
ある。
１ａ 低抵抗部
１ｂ 低抵抗部
２ａ 低抵抗部
２ｂ 低抵抗部
３Ａ 接地電圧線
３Ｂ 導電層
４Ａ 配線
４Ｂ 配線
５ 配線
６ 配線
ＤＬ データ線
バーＤＬ データ線
ＤＲ1,ＤＲ2 ダミーの高抵抗負荷素子
Ｐ１〜Ｐ６ パッド
Ｑｄ1 駆動用ＭＩＳＦＥＴ
Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｔ1 転送用ＭＩＳＦＥＴ
Ｑｔ2 転送用ＭＩＳＦＥＴ
Ｒ1,Ｒ2 高抵抗負荷素子
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 和田 幸博
北海道亀田郡七飯町字中島145番地 日
立北海セミコンダクタ株式会社内
(72)発明者 川島 行雄
北海道亀田郡七飯町字中島145番地 日
立北海セミコンダクタ株式会社内
(56)参考文献 特開 平５−36803（ＪＰ，Ａ)
特開 平７−7064（ＪＰ，Ａ)
特開 昭63−16658（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/66
H01L 27/10 371
Claims (6)
- 【請求項１】 ワード線と一対の相補性データ線との交
差部に配置された２個の駆動用ＭＩＳＦＥＴおよび２個
の高抵抗負荷素子からなるフリップフロップ回路と２個
の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡ
Ｍを有する半導体集積回路装置の製造方法であって、前
記ＳＲＡＭを形成した半導体ウエハの一部に、前記２個
の高抵抗負荷素子と同一の形状で構成された２個のダミ
ーの高抵抗負荷素子を複数組備え、前記それぞれの組の
ダミーの高抵抗負荷素子の一方が配線を介して並列に接
続された第１のＴＥＧパターンと、前記２個の高抵抗負
荷素子と同一の形状で構成された２個のダミーの高抵抗
負荷素子を複数組備え、前記それぞれの組のダミーの高
抵抗負荷素子の他方が配線を介して並列に接続された第
２のＴＥＧパターンとを形成し、前記第１のＴＥＧパタ
ーンに形成された前記ダミーの高抵抗負荷素子の一方の
電流特性と、前記第２のＴＥＧパターンに形成された前
記ダミーの高抵抗負荷素子の他方の電流特性とを個別に
測定する工程を含むことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１および第２のＴＥＧパターン
に形成された前記ダミーの高抵抗負荷素子のそれぞれの
上層に、前記メモリセルの高抵抗負荷素子の上層に形成
された導電層と同一の形状で構成された導電層を形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１および第２のＴＥＧパターン
に形成された前記ダミーの高抵抗負荷素子のそれぞれの
下層に、前記メモリセルの高抵抗負荷素子の下層に形成
された導電層と同一の形状で構成された導電層を形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 ワード線と一対の相補性データ線との交
差部に配置された２個の駆動用ＭＩＳＦＥＴおよび２個
の高抵抗負荷素子からなるフリップフロップ回路と２個
の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡ
Ｍと、前記２個の高抵抗負荷素子と同一の形状で構成さ
れた２個のダミーの高抵抗負荷素子を複数組備え、前記
それぞれの組のダミーの高抵抗負荷素子の一方が配線を
介して並列に接続された第１のＴＥＧパターンと、前記
２個の高抵抗負荷素子と同一の形状で構成された２個の
ダミーの高抵抗負荷素子を複数組備え、前記それぞれの
組のダミーの高抵抗負荷素子の他方が配線を介して並列
に接続された第２のＴＥＧパターンとを形成したことを
特徴とする半導体ウエハ。 - 【請求項５】 請求項４記載の半導体ウエハであって、
前記第１および第２のＴＥＧパターンに形成された前記
ダミーの高抵抗負荷素子のそれぞれの上層に、前記メモ
リセルの高抵抗負荷素子の上層に形成された導電層と同
一の形状で構成された導電層を形成したことを特徴とす
る半導体ウエハ。 - 【請求項６】 請求項４または５記載の半導体ウエハで
あって、前記第１および第２のＴＥＧパターンをスクラ
イブ領域に配置したことを特徴とする半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19722795A JP3501880B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体集積回路装置の製造方法および半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19722795A JP3501880B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体集積回路装置の製造方法および半導体ウエハ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945745A JPH0945745A (ja) | 1997-02-14 |
| JP3501880B2 true JP3501880B2 (ja) | 2004-03-02 |
Family
ID=16370962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19722795A Expired - Fee Related JP3501880B2 (ja) | 1995-08-02 | 1995-08-02 | 半導体集積回路装置の製造方法および半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501880B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748552B1 (ko) * | 2004-12-07 | 2007-08-10 | 삼성전자주식회사 | 반도체 장치의 불량 분석을 위한 분석 구조체 및 이를이용한 불량 분석 방법 |
-
1995
- 1995-08-02 JP JP19722795A patent/JP3501880B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945745A (ja) | 1997-02-14 |
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