JP2863619B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2863619B2 JP2863619B2 JP2265787A JP26578790A JP2863619B2 JP 2863619 B2 JP2863619 B2 JP 2863619B2 JP 2265787 A JP2265787 A JP 2265787A JP 26578790 A JP26578790 A JP 26578790A JP 2863619 B2 JP2863619 B2 JP 2863619B2
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- Japan
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- word line
- spare
- decoder
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は冗長セルを備えている半導体メモリに関する
ものである。
ものである。
（従来の技術） 第３図に示す64KビットSRAMを例に従来技術について
説明する。第３図において、メモリセルが256行×256列
のマトリックス状に配置されたメモリは８セクション
M1,…M8に分割されており、各セクションMi（ｉ＝1,…
８）は256行×32列のメモリセルからなっている。メモ
リセルの行選択は、ローアドレス信号X0,X1…X7及びセ
クションアドレス信号Z0,Z1,Z2のデコーダ信号に基づい
て行われる。ローアドレス信号X0,X1…X7は２つに分け
られ、一部のローアドレス信号X2,…X7はメインデコー
ダMDに入力され、残りのローアドレス信号X0,X1はセク
ションアドレス信号Z0,Z1,Z2とともにセクションデコー
ダSDに入力される。ローアドレス信号X2,…X7が入力さ
れると、メインデコーダMDによって64本のメインワード
線MWLi（ｉ＝1,…64）のうちの１本が選択される。ま
た、ローアドレス信号X0,X1とセクションアドレス信号Z
0,Z1,Z2がセクションデコーダSDに入力されると、セク
ションデコーダSDによってセクションアドレス信号Z0,Z
1,Z2に応じたセクションMiが選択されるとともに、この
選択されたセクションMi内に設けられている４本の選択
線SSLのうちの１本が選択される。
説明する。第３図において、メモリセルが256行×256列
のマトリックス状に配置されたメモリは８セクション
M1,…M8に分割されており、各セクションMi（ｉ＝1,…
８）は256行×32列のメモリセルからなっている。メモ
リセルの行選択は、ローアドレス信号X0,X1…X7及びセ
クションアドレス信号Z0,Z1,Z2のデコーダ信号に基づい
て行われる。ローアドレス信号X0,X1…X7は２つに分け
られ、一部のローアドレス信号X2,…X7はメインデコー
ダMDに入力され、残りのローアドレス信号X0,X1はセク
ションアドレス信号Z0,Z1,Z2とともにセクションデコー
ダSDに入力される。ローアドレス信号X2,…X7が入力さ
れると、メインデコーダMDによって64本のメインワード
線MWLi（ｉ＝1,…64）のうちの１本が選択される。ま
た、ローアドレス信号X0,X1とセクションアドレス信号Z
0,Z1,Z2がセクションデコーダSDに入力されると、セク
ションデコーダSDによってセクションアドレス信号Z0,Z
1,Z2に応じたセクションMiが選択されるとともに、この
選択されたセクションMi内に設けられている４本の選択
線SSLのうちの１本が選択される。
各メインワード線MWLi（ｉ＝1,…64）には各セクショ
ンMj（ｊ＝1,…８）毎に４個のセクションワード線ドラ
イバSWDが設けられている。また、この４個のセクショ
ンワード線ドライバSWDは４個のセクション選択線SSLに
各々接続されている。したがって選択されたメインワー
ド線とセクション選択線によって１個のセクションワー
ド線ドライバが選択されることにより、この選択された
セクションワード線ドライバに接続されているセクショ
ンワード線SWLが選択され、メモリセルの行選択が行わ
れる。
ンMj（ｊ＝1,…８）毎に４個のセクションワード線ドラ
イバSWDが設けられている。また、この４個のセクショ
ンワード線ドライバSWDは４個のセクション選択線SSLに
各々接続されている。したがって選択されたメインワー
ド線とセクション選択線によって１個のセクションワー
ド線ドライバが選択されることにより、この選択された
セクションワード線ドライバに接続されているセクショ
ンワード線SWLが選択され、メモリセルの行選択が行わ
れる。
このようにローアドレスの一部をセクション選択側の
デコーダ（第３図においてはセクションデコーダ）に振
り分けた回路構成の半導体メモリにおいては、メインワ
ード線１本当り複数のセクションワード線ドライバを制
御することになる。この構成は、各アドレス入力からメ
モリセルの選択までのアクセス動作の高速化を図る手法
として効果的であり、メモリ空間、セルアレイ配置等を
考慮してセクション分割数、及びローアドレスセクショ
ン側デコーダへの振り分けが決められる。
デコーダ（第３図においてはセクションデコーダ）に振
り分けた回路構成の半導体メモリにおいては、メインワ
ード線１本当り複数のセクションワード線ドライバを制
御することになる。この構成は、各アドレス入力からメ
モリセルの選択までのアクセス動作の高速化を図る手法
として効果的であり、メモリ空間、セルアレイ配置等を
考慮してセクション分割数、及びローアドレスセクショ
ン側デコーダへの振り分けが決められる。
一般に半導体メモリは、製造時における歩留りを向上
させるために、冗長回路が付加される。第３図に示す半
導体メモリに冗長回路を付加した時の１セクション分の
行選択回路を第４図に示す。この行選択回路は、ローア
ドレスX2,…X7に基づいてスペアセルの行選択を行うス
ペアデコーダSPDを新たに設けたものであって、不良メ
モリのアドレスに対応するスペアデコーダSPD内のヒュ
ーズ（図示せず）を切断したものである。これにより不
良メモリが存在するアドレスが選択された場合に、メイ
ンデコーダMDをディゼーブル（disabe）にする信号をス
ペアデコーダSPDから発生してメインワード線MWLi（ｉ
＝1,…64）を選択させないようにするとともに、スペア
デコーダSPDによってスペアメインワード線SMWLi（ｉ＝
1,2）を選択して不良救済を行うものである。
させるために、冗長回路が付加される。第３図に示す半
導体メモリに冗長回路を付加した時の１セクション分の
行選択回路を第４図に示す。この行選択回路は、ローア
ドレスX2,…X7に基づいてスペアセルの行選択を行うス
ペアデコーダSPDを新たに設けたものであって、不良メ
モリのアドレスに対応するスペアデコーダSPD内のヒュ
ーズ（図示せず）を切断したものである。これにより不
良メモリが存在するアドレスが選択された場合に、メイ
ンデコーダMDをディゼーブル（disabe）にする信号をス
ペアデコーダSPDから発生してメインワード線MWLi（ｉ
＝1,…64）を選択させないようにするとともに、スペア
デコーダSPDによってスペアメインワード線SMWLi（ｉ＝
1,2）を選択して不良救済を行うものである。
（発明が解決しようとする課題） 第４図に示す従来例においては、１本のメインワード
線MWLは１セクション当り４個のセクションワード線ド
ライバSWDに接続されており、不良救済を行うためには
メインワード線で選択可能なセクションワード線分のス
ペアセルを用意する必要がある。すなわち、１セルが不
良でも４行分のスペアセルが必要となり、スペアメイン
ワード線を第４図に示すように２本用意すると８行分が
必要となる。したがって256行×256列の64Kビットのセ
ルアレイでは８行×256列の2Kビット分の冗長セルが必
要となる。
線MWLは１セクション当り４個のセクションワード線ド
ライバSWDに接続されており、不良救済を行うためには
メインワード線で選択可能なセクションワード線分のス
ペアセルを用意する必要がある。すなわち、１セルが不
良でも４行分のスペアセルが必要となり、スペアメイン
ワード線を第４図に示すように２本用意すると８行分が
必要となる。したがって256行×256列の64Kビットのセ
ルアレイでは８行×256列の2Kビット分の冗長セルが必
要となる。
冗長構成は不良セルが存在する場合のみ必要なもので
あり、このためスペアセルの占める面積が必要以上に増
大することは、チップサイズの増大や不良品等の増加に
つながる。
あり、このためスペアセルの占める面積が必要以上に増
大することは、チップサイズの増大や不良品等の増加に
つながる。
本発明は上記事情を考慮してなされたものであって、
冗長セルアレイを可及的に減少させることのできる半導
体メモリを提供することを目的とする。
冗長セルアレイを可及的に減少させることのできる半導
体メモリを提供することを目的とする。
（課題を解決するための手段） 本発明による半導体メモリは、列方向が複数のセクシ
ョンに分割されたメモリセルアレイ及び冗長セルアレイ
と、複数本のメインワード線と、複数本のセクション選
択線と、スペアメインワード線と、ローアドレスの一分
割部分である第１のローアドレスに基づいて複数本のメ
インワード線のうちの１本を選択するメインデコーダ
と、ローアドレスの残りの部分である第２のローアドレ
ス及びセクションアドレスに基づいて複数本のセクショ
ン選択線のうちの１本を選択するとともにセクションア
ドレスに基づいてセクション選択信号を出力するセクシ
ョンデコーダと、選択されたメインワード線の電位に基
づいてメモリセルアレイの複数本の行を同時に選択する
とともに選択されたセクション選択線の電位に基づいて
同時に選択された複数本の行のうちの１行を選択するセ
クションワード線ドライバと、第１及び第２のローアド
レスに基づいてこのローアドレスがメモリセルアレイの
不良セル行のアドレスである時にメインデコーダに選択
禁止信号を送って選択動作を禁止させるとともにスペア
メインワード線を選択するスペアデコーダと、選択され
たスペアメインワード線の電位に基づいて冗長セルアレ
イの１行を選択するとともにセクション選択信号に基づ
いて冗長セルアレイのセクションを選択するスペアセク
ションドライバとを備えていることを特徴とする。
ョンに分割されたメモリセルアレイ及び冗長セルアレイ
と、複数本のメインワード線と、複数本のセクション選
択線と、スペアメインワード線と、ローアドレスの一分
割部分である第１のローアドレスに基づいて複数本のメ
インワード線のうちの１本を選択するメインデコーダ
と、ローアドレスの残りの部分である第２のローアドレ
ス及びセクションアドレスに基づいて複数本のセクショ
ン選択線のうちの１本を選択するとともにセクションア
ドレスに基づいてセクション選択信号を出力するセクシ
ョンデコーダと、選択されたメインワード線の電位に基
づいてメモリセルアレイの複数本の行を同時に選択する
とともに選択されたセクション選択線の電位に基づいて
同時に選択された複数本の行のうちの１行を選択するセ
クションワード線ドライバと、第１及び第２のローアド
レスに基づいてこのローアドレスがメモリセルアレイの
不良セル行のアドレスである時にメインデコーダに選択
禁止信号を送って選択動作を禁止させるとともにスペア
メインワード線を選択するスペアデコーダと、選択され
たスペアメインワード線の電位に基づいて冗長セルアレ
イの１行を選択するとともにセクション選択信号に基づ
いて冗長セルアレイのセクションを選択するスペアセク
ションドライバとを備えていることを特徴とする。
（作 用） このように構成された本発明の半導体メモリによれ
ば、第１及び第２のローアドレスに基づいて、このロー
アドレスがメモリセルアレイの不良セル行のアドレスで
ある時にスペアメインワード線がスペアデコーダによっ
て選択される。そして、この選択されたスペアメインワ
ード線の電位に基づいて冗長セルアレイの１行がスペア
セクションドライバによって選択される。これにより本
発明の半導体メモリは従来のものに比べて冗長セルアレ
イを可及的に減少させることができる。
ば、第１及び第２のローアドレスに基づいて、このロー
アドレスがメモリセルアレイの不良セル行のアドレスで
ある時にスペアメインワード線がスペアデコーダによっ
て選択される。そして、この選択されたスペアメインワ
ード線の電位に基づいて冗長セルアレイの１行がスペア
セクションドライバによって選択される。これにより本
発明の半導体メモリは従来のものに比べて冗長セルアレ
イを可及的に減少させることができる。
（実施例） 本発明による半導体メモリの一実施例を第１図乃至第
２図を用いて説明する。この実施例の半導体メモリは第
３図に示す半導体メモリに冗長回路を付加したものであ
って、１セクション分の行選択回路を第１図に示す。
２図を用いて説明する。この実施例の半導体メモリは第
３図に示す半導体メモリに冗長回路を付加したものであ
って、１セクション分の行選択回路を第１図に示す。
第１図において、メインデコーダMDは第４図に示す従
来のものも同一であるが、スペアデコーダ10及びセクシ
ョンデコーダ20は第４図に示す従来のものと異なってい
る。
来のものも同一であるが、スペアデコーダ10及びセクシ
ョンデコーダ20は第４図に示す従来のものと異なってい
る。
スペアデコーダ10は一部のローアドレス信号X2,…X7
ではなくて、従来セクション側に振り分けられていた、
ローアドレス信号X0,X1をも含む全ローアドレス信号X0,
X1,…X7に基づいてスペアメインワード線SMWLi（ｉ＝1,
2）の選択を行うものであり、この選択は不良が発生し
たメモリセルのアドレスに相当するスペアデコーダ内の
ヒューズを予め切断することによって行われる。このこ
とを第２図を用いて説明する。
ではなくて、従来セクション側に振り分けられていた、
ローアドレス信号X0,X1をも含む全ローアドレス信号X0,
X1,…X7に基づいてスペアメインワード線SMWLi（ｉ＝1,
2）の選択を行うものであり、この選択は不良が発生し
たメモリセルのアドレスに相当するスペアデコーダ内の
ヒューズを予め切断することによって行われる。このこ
とを第２図を用いて説明する。
第２図は第１図に示すスペアデコーダ10内のNOR回路1
1の一具体例を示す回路図である。今、不良が発生した
メモリセルのアドレスをX0,X1,…X7とすると、Xi＝１の
場合は第２図に示すヒューズFiを切断し、Xi＝０の場合
は第２図に示すヒューズｉを切断する。このようにす
ることにより、不良が発生したメモリセルのアドレスが
入力された場合は、NOR回路11の出力である第２図に示
すノードＰの電位は“H"となり、それ以外のアドレスが
入力された場合は、ノードＰの電位は“L"となって、選
択が行われる。
1の一具体例を示す回路図である。今、不良が発生した
メモリセルのアドレスをX0,X1,…X7とすると、Xi＝１の
場合は第２図に示すヒューズFiを切断し、Xi＝０の場合
は第２図に示すヒューズｉを切断する。このようにす
ることにより、不良が発生したメモリセルのアドレスが
入力された場合は、NOR回路11の出力である第２図に示
すノードＰの電位は“H"となり、それ以外のアドレスが
入力された場合は、ノードＰの電位は“L"となって、選
択が行われる。
セクションデコーダ20は、第４図に示す従来のセクシ
ョンデコーダSDにNOT回路25を付加したものである。こ
のNOT回路はセクションMi（ｉ＝1,…８）を選択するNOR
回路22の出力に基づいて動作し、スペアメインワード線
SMWLi（ｉ＝1,2）に接続されているスペアセクションド
ライバSSDに動作信号を送る。なおスペアセクションド
ライバSSDは１本のスペアメインワード線SMWLi（ｉ＝1,
2）に対して１個設けられている。
ョンデコーダSDにNOT回路25を付加したものである。こ
のNOT回路はセクションMi（ｉ＝1,…８）を選択するNOR
回路22の出力に基づいて動作し、スペアメインワード線
SMWLi（ｉ＝1,2）に接続されているスペアセクションド
ライバSSDに動作信号を送る。なおスペアセクションド
ライバSSDは１本のスペアメインワード線SMWLi（ｉ＝1,
2）に対して１個設けられている。
次に本実施例の作用を説明する。アドレス信号X0,X1,
…X7及びセクションアドレス信号Z0,Z1,Z2が入力された
場合を考える。このアドレス信号X0,X1,…X7が不良が発
生していないメモリセルのアドレスを表わしている場合
は、一部のアドレス信号X2,…X7に基づいてメインデコ
ーダMDによって64本のメインワード線MWLi（ｉ＝1,…6
4）のうちの１本のメインワード線が選択される。ま
た、残りのローアドレス信号X0,X1とセクションアドレ
ス信号Z0,Z1,Z2とに基づいて４本のセクション選択線SS
Li（ｉ＝1,…４）のうちの１本がセクションデコーダ20
によって選択される。例えば入力されるアドレス信号
X0,X1,…X7がXi＝０（ｉ＝0,…７）の場合はメインドラ
イバMPによってメインワード線MWL64が選択され、セク
ションドライバ20によってセクション選択線SSL1が選択
される。これによりセクションワード線ドライバSWDが
動作してセクションワード線SWL253が選択される。
…X7及びセクションアドレス信号Z0,Z1,Z2が入力された
場合を考える。このアドレス信号X0,X1,…X7が不良が発
生していないメモリセルのアドレスを表わしている場合
は、一部のアドレス信号X2,…X7に基づいてメインデコ
ーダMDによって64本のメインワード線MWLi（ｉ＝1,…6
4）のうちの１本のメインワード線が選択される。ま
た、残りのローアドレス信号X0,X1とセクションアドレ
ス信号Z0,Z1,Z2とに基づいて４本のセクション選択線SS
Li（ｉ＝1,…４）のうちの１本がセクションデコーダ20
によって選択される。例えば入力されるアドレス信号
X0,X1,…X7がXi＝０（ｉ＝0,…７）の場合はメインドラ
イバMPによってメインワード線MWL64が選択され、セク
ションドライバ20によってセクション選択線SSL1が選択
される。これによりセクションワード線ドライバSWDが
動作してセクションワード線SWL253が選択される。
アドレス信号X0,X1,…X7が不良を発生しているメモリ
セルのアドレスを表わしている場合は、このアドレスに
対応して予めヒューズが切断されたスペアデコーダ10内
のNOR回路11及びNOR回路13を介してディゼーブル（disa
ble）信号がメインデコーダMDに送られてメインデコー
ダMDが非選択状態になるとともに、NOR回路11及びNOT回
路12を介してスペアメインワード線SMWLi（ｉ＝1,2）が
選択される。また、セクションアドレス信号Z0,Z1,Z2に
基づいてセクションデコーダ20内のNOR回路22及びNOT回
路25が動作する。
セルのアドレスを表わしている場合は、このアドレスに
対応して予めヒューズが切断されたスペアデコーダ10内
のNOR回路11及びNOR回路13を介してディゼーブル（disa
ble）信号がメインデコーダMDに送られてメインデコー
ダMDが非選択状態になるとともに、NOR回路11及びNOT回
路12を介してスペアメインワード線SMWLi（ｉ＝1,2）が
選択される。また、セクションアドレス信号Z0,Z1,Z2に
基づいてセクションデコーダ20内のNOR回路22及びNOT回
路25が動作する。
これにより、スペアセクションドライバSSDが動作し
てスペアセクションワード線SMWLi（ｉ＝1,2）が選択さ
れる。
てスペアセクションワード線SMWLi（ｉ＝1,2）が選択さ
れる。
以上説明したように、スペアセクションワード線SMWL
i（ｉ＝1,2）はスペアメインワード線SMWLi（ｉ＝1,2）
に対して１セクション当り１本の構成にすることがで
き、冗長セルアレイを可及的に小さくすることができ
る。
i（ｉ＝1,2）はスペアメインワード線SMWLi（ｉ＝1,2）
に対して１セクション当り１本の構成にすることがで
き、冗長セルアレイを可及的に小さくすることができ
る。
なお、上記実施例では256行×８セクション構成のメ
モリセルアレイについて説明したが、メモリセルアレイ
のアドレスの振り分けにおいて、一部の行アドレスがセ
クション側に振り分けられている構成ならばメモリセル
アレイの大きさや、アドレスの振り分け方にはよらずに
本発明を適用できることは言うまでもない。
モリセルアレイについて説明したが、メモリセルアレイ
のアドレスの振り分けにおいて、一部の行アドレスがセ
クション側に振り分けられている構成ならばメモリセル
アレイの大きさや、アドレスの振り分け方にはよらずに
本発明を適用できることは言うまでもない。
本発明によれば冗長セルアレイを可及的に小さくする
ことができる。
ことができる。
第１図は本発明による半導体メモリの一実施例を示す回
路図、第２図は第１図に示す実施例のスペアデコーダ内
のNOR回路の一具体例を示す回路図、第３図は従来の半
導体メモリを示すブロック図、第４図は冗長回路を有す
る従来の半導体メモリの行選択回路を示す回路図であ
る。 10……スペアデコーダ、20……セクションデコーダ、MD
……メインデコーダ、MWLi（ｉ＝1,…64）……メインワ
ード線、SWLi（ｉ＝1,…256）……セクションワード
線、SMWLi（ｉ＝1,2）……スペアメインワード線、SSWL
i（ｉ＝1,2）……スペアセクションワード線。
路図、第２図は第１図に示す実施例のスペアデコーダ内
のNOR回路の一具体例を示す回路図、第３図は従来の半
導体メモリを示すブロック図、第４図は冗長回路を有す
る従来の半導体メモリの行選択回路を示す回路図であ
る。 10……スペアデコーダ、20……セクションデコーダ、MD
……メインデコーダ、MWLi（ｉ＝1,…64）……メインワ
ード線、SWLi（ｉ＝1,…256）……セクションワード
線、SMWLi（ｉ＝1,2）……スペアメインワード線、SSWL
i（ｉ＝1,2）……スペアセクションワード線。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/413
Claims (1)
- 【請求項１】列方向が複数のセクションに分割されたメ
モリセルアレイ及び冗長セルアレイと、複数本のメイン
ワード線と、複数本のセクション選択線と、スペアメイ
ンワード線と、ローアドレスの一分割部分である第１の
ローアドレスに基づいて複数本のメインワード線のうち
の１本を選択するメインデコーダと、前記ローアドレス
の残りの部分である第２のローアドレス及びセクション
アドレスに基づいて複数本のセクション選択線のうちの
１本を選択するとともに前記セクションアドレスに基づ
いてセクション選択信号を出力するセクションデコーダ
と、前記選択されたメインワード線の電位に基づいて前
記メモリセルアレイの複数本の行を同時に選択するとと
もに前記選択されたセクション選択線の電位に基づいて
前記同時に選択された複数本の行のうちの１行を選択す
るセクションワード線ドライバと、前記第１及び第２の
ローアドレスに基づいてこのローアドレスが前記メモリ
セルアレイの不良セル行のアドレスである時に、前記メ
インデコーダに選択禁止信号を送って選択動作を禁止さ
せるとともにスペアメインワード線を選択するスペアデ
コーダと、前記選択されたスペアメインワード線の電位
に基づいて前記冗長セルアレイの１行を選択するととも
に前記セクション選択信号に基づいて前記冗長セルアレ
イのセクションを選択するスペアセクションドライバと
を備えていることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265787A JP2863619B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265787A JP2863619B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04143999A JPH04143999A (ja) | 1992-05-18 |
| JP2863619B2 true JP2863619B2 (ja) | 1999-03-03 |
Family
ID=17422041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265787A Expired - Fee Related JP2863619B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863619B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3351595B2 (ja) * | 1993-12-22 | 2002-11-25 | 株式会社日立製作所 | 半導体メモリ装置 |
| JP3077868B2 (ja) * | 1993-12-27 | 2000-08-21 | 日本電気株式会社 | 半導体記憶回路装置 |
| JP2004288347A (ja) * | 2003-03-03 | 2004-10-14 | Renesas Technology Corp | 連想メモリ |
| US6687157B1 (en) * | 2003-06-11 | 2004-02-03 | Xilinx, Inc. | Circuits and methods for identifying a defective memory cell via first, second and third wordline voltages |
| CN103723326B (zh) | 2013-12-23 | 2017-03-01 | 友达光电股份有限公司 | 纸箱结构 |
-
1990
- 1990-10-03 JP JP2265787A patent/JP2863619B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04143999A (ja) | 1992-05-18 |
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