JPH0754639B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0754639B2 JPH0754639B2 JP60180886A JP18088685A JPH0754639B2 JP H0754639 B2 JPH0754639 B2 JP H0754639B2 JP 60180886 A JP60180886 A JP 60180886A JP 18088685 A JP18088685 A JP 18088685A JP H0754639 B2 JPH0754639 B2 JP H0754639B2
- Authority
- JP
- Japan
- Prior art keywords
- spare
- word line
- memory
- same
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、更に詳述すれば不良ビッ
トを効率よく救済できる半導体メモリに関する。
トを効率よく救済できる半導体メモリに関する。
多数のメモリ素子から構成される半導体メモリにおいて
不良ビット（素子）が検出された場合には、例えば「日
経エレクトロニクス」1981年12月７日号第219〜226頁所
載の「冗長構成をとった大容量RAM」に記されているよ
うに、不良のある素子に連なるワード線又はビット線を
そっくりそのまま予備ワード線又は予備ビット線に置き
換えることとしている。
不良ビット（素子）が検出された場合には、例えば「日
経エレクトロニクス」1981年12月７日号第219〜226頁所
載の「冗長構成をとった大容量RAM」に記されているよ
うに、不良のある素子に連なるワード線又はビット線を
そっくりそのまま予備ワード線又は予備ビット線に置き
換えることとしている。
第２図はワード線のみ冗長性を有せしめた場合の例を示
している。ロウアドレス信号A0,０…An,ｎはNORゲ
ート21,21…に与えられ、その内容に相当する正規のワ
ード線X,X…が選択されている。ワード線X,X…のうちX0
に不良が検出された場合は、ロウアドレス信号A0,０
…An,ｎを与え得るようにしたプログラミング素子22,
22…をプログラムすることによりワード線X0選択に相当
するロウアドレス信号A0,０…An,ｎが与えられた場
合にNORゲート23を介して予備ワード線Ｘ′をアクセス
する。
している。ロウアドレス信号A0,０…An,ｎはNORゲ
ート21,21…に与えられ、その内容に相当する正規のワ
ード線X,X…が選択されている。ワード線X,X…のうちX0
に不良が検出された場合は、ロウアドレス信号A0,０
…An,ｎを与え得るようにしたプログラミング素子22,
22…をプログラムすることによりワード線X0選択に相当
するロウアドレス信号A0,０…An,ｎが与えられた場
合にNORゲート23を介して予備ワード線Ｘ′をアクセス
する。
なお24は予備ワード線イネーブルのプログラミング素子
である。
である。
このような従来の構造では一本の予備ワード線にて一本
の不良ワード線を救済できるだけであり、従って不良が
多数のワード洗浄にランダムに分散している場合は少数
の予備ワード線でこれを救済することはできない。換言
すればこのような構造にてランダムに不良が分散してい
るチップを救済するには多数の予備ワード線が必要であ
り、チップサイズの増大は不可避である。
の不良ワード線を救済できるだけであり、従って不良が
多数のワード洗浄にランダムに分散している場合は少数
の予備ワード線でこれを救済することはできない。換言
すればこのような構造にてランダムに不良が分散してい
るチップを救済するには多数の予備ワード線が必要であ
り、チップサイズの増大は不可避である。
本発明は斯かる従来技術の問題点を解決するためになさ
れたものであり、一本の予備ワード線又は予備ビット線
を分割して不良素子の救済に使用できるようにして、少
ない予備ワード線又は予備ビット線にて多数の不良の救
済を可能とした半導体メモリを提供することを目的とす
る。
れたものであり、一本の予備ワード線又は予備ビット線
を分割して不良素子の救済に使用できるようにして、少
ない予備ワード線又は予備ビット線にて多数の不良の救
済を可能とした半導体メモリを提供することを目的とす
る。
本発明に係る半導体メモリは、不良ビット救済のための
予備ワード線又は予備ビット線を備えた半導体メモリに
おいて、同一ワード線又はビット線に連なるメモリ素子
群を複数のブロックに分割してあり、一本の予備ワード
線又は予備ビット線の同一ブロックに属する部分を個々
に選択可能としてあることを特徴とする。
予備ワード線又は予備ビット線を備えた半導体メモリに
おいて、同一ワード線又はビット線に連なるメモリ素子
群を複数のブロックに分割してあり、一本の予備ワード
線又は予備ビット線の同一ブロックに属する部分を個々
に選択可能としてあることを特徴とする。
第１図は第２図同様、ワード線にのみ冗長性を有せし
め、１本の予備ワード線にて最大４本の不良ワード線の
救済を可能とした場合の例における要部の略示回路図で
ある。
め、１本の予備ワード線にて最大４本の不良ワード線の
救済を可能とした場合の例における要部の略示回路図で
ある。
ロウアドレス信号A0,０…An,ｎはNORゲート11,11…
に与えられ、その内容に相当する正規のワード線X,X…
が選択される。Ｘ′は予備ワード線であり、正規のワー
ド線X,X…の所定本数につき１本の割合で設けられてお
り、正規ワード線X,X…及び予備ワード線Ｘ′は共にカ
ラム方向に４つのブロック1,2,3,4に分割されており、
各ブロック1,2,3,4は後述するカラムアドレス信号a0,
0,a1,１にて、a0a1＝“L"にてブロック１が、a0 １
＝“L"でブロック２が0a1＝“L"にてブロック３が、
０ １＝“L"にてブロック４が各選択される。
に与えられ、その内容に相当する正規のワード線X,X…
が選択される。Ｘ′は予備ワード線であり、正規のワー
ド線X,X…の所定本数につき１本の割合で設けられてお
り、正規ワード線X,X…及び予備ワード線Ｘ′は共にカ
ラム方向に４つのブロック1,2,3,4に分割されており、
各ブロック1,2,3,4は後述するカラムアドレス信号a0,
0,a1,１にて、a0a1＝“L"にてブロック１が、a0 １
＝“L"でブロック２が0a1＝“L"にてブロック３が、
０ １＝“L"にてブロック４が各選択される。
本発明のメモリにおいては各ブロック1,2,3,4ごとに破
線で囲んで示すプログラミング部Y1,Y2,Y3,Y4を有して
おり、その構造は、ロウアドレス信号A0 ０…An,ｎ
を入力信号とするプログラミング素子12,12…と、この
プログラミング素子12,12…の出力及び予備ワード線イ
ネーブルを示すプログラミング素子14の出力を入力とす
るNORゲート13と、NORゲート13出力を入力とするトラン
スファゲート15とからなり、トランスファゲート15出力
を予備ワード線Ｘ′へ与える構成としてある。トランス
ファゲート15プログラミング部Y1のものは が、Y2のものは が、Y3のものは が、Y4のものは がコントロール信号として夫々与えられる。
線で囲んで示すプログラミング部Y1,Y2,Y3,Y4を有して
おり、その構造は、ロウアドレス信号A0 ０…An,ｎ
を入力信号とするプログラミング素子12,12…と、この
プログラミング素子12,12…の出力及び予備ワード線イ
ネーブルを示すプログラミング素子14の出力を入力とす
るNORゲート13と、NORゲート13出力を入力とするトラン
スファゲート15とからなり、トランスファゲート15出力
を予備ワード線Ｘ′へ与える構成としてある。トランス
ファゲート15プログラミング部Y1のものは が、Y2のものは が、Y3のものは が、Y4のものは がコントロール信号として夫々与えられる。
各プログラミング部のトランスファゲート15の出力はワ
イアードオア接続して予備ワード線Ｘ′に与えられる。
イアードオア接続して予備ワード線Ｘ′に与えられる。
さていま第１図に示すように第１のワード線Ｘのブロッ
ク１の領域X1、第３のワード線Ｘのブロック２の領域
X2、第２のワード線Ｘのブロック３の領域X3、第４のワ
ード線Ｘのブロック４の領域X4に不良が分散して存在し
たものとする。そうするとこの場合の全てのプログラミ
ング部Y1〜Y4においてプログラミング素子12,12…のプ
ログラムより、不良ワード線が選択された場合に予備ワ
ード線Ｘ′をアクセスできるようにする。
ク１の領域X1、第３のワード線Ｘのブロック２の領域
X2、第２のワード線Ｘのブロック３の領域X3、第４のワ
ード線Ｘのブロック４の領域X4に不良が分散して存在し
たものとする。そうするとこの場合の全てのプログラミ
ング部Y1〜Y4においてプログラミング素子12,12…のプ
ログラムより、不良ワード線が選択された場合に予備ワ
ード線Ｘ′をアクセスできるようにする。
このようにしておくことにより、カラムアドレス信号
a0,0,a1,１にてブロック１が選択され、またロウア
ドレス信号A0,０…An,ｎにて第１のワード線が選択
された場合は領域X1に替えて、予備ワード線Ｘ′の同ブ
ロックの領域X1′が選択されることになる。ブロック2,
3,4が選択され、第3,第2,第４のワード線が選択された
場合も同様に領域X2,X3,X4に替えて予備ワード線Ｘ′の
同ブロック領域X2′,X3′,X4′が夫々選択されることに
なる。
a0,0,a1,１にてブロック１が選択され、またロウア
ドレス信号A0,０…An,ｎにて第１のワード線が選択
された場合は領域X1に替えて、予備ワード線Ｘ′の同ブ
ロックの領域X1′が選択されることになる。ブロック2,
3,4が選択され、第3,第2,第４のワード線が選択された
場合も同様に領域X2,X3,X4に替えて予備ワード線Ｘ′の
同ブロック領域X2′,X3′,X4′が夫々選択されることに
なる。
なお同様に予備ビット線も構成できることは言うまでも
ない。
ない。
以上の如き本発明による場合は少ない予備ワード線，予
備ビット線にて多くの不良ビットを救済できる。また不
良がチップの各部にランダムに分散している場合は、大
きな歩留改善の効果があり、メモリが大容量化するに従
い一層それらの効果が顕著になる。なお本発明は従来同
様１本のワード線又はビット線をそっくり予備ワード線
又は予備ビット線に置き換える構成と併用することとし
てもよい。
備ビット線にて多くの不良ビットを救済できる。また不
良がチップの各部にランダムに分散している場合は、大
きな歩留改善の効果があり、メモリが大容量化するに従
い一層それらの効果が顕著になる。なお本発明は従来同
様１本のワード線又はビット線をそっくり予備ワード線
又は予備ビット線に置き換える構成と併用することとし
てもよい。
【図面の簡単な説明】 第１図は本発明のメモリの要部を示す略示回路図、第２
図は従来のメモリの要部を示す略示回路図である。 Ｘ……正規ワード線、Ｘ′……予備ワード線 Y1,Y2,Y3,Y4……プログラミング部 1,2,3,4……ブロック
図は従来のメモリの要部を示す略示回路図である。 Ｘ……正規ワード線、Ｘ′……予備ワード線 Y1,Y2,Y3,Y4……プログラミング部 1,2,3,4……ブロック
Claims (1)
- 【請求項１】行列配置される複数のメモリ素子の各行及
び各列に対応するワード線及びビット線に加えて、上記
複数のメモリ素子と並列して行方向又は列方向に配置さ
れる不良ビット救済のための複数の予備メモリ素子に対
応する予備ワード線又は予備ビット線を備えた半導体メ
モリにおいて、同一ワード線又は同一ビット線に連なる
メモリ素子群と同一予備ワード線又は同一予備ビット線
に連なる予備メモリ素子群とをそれぞれ同じ位置で分割
し、分割した予備メモリ素子群及びメモリ素子群での複
数のブロックを構成してなり、同一のブロック内で上記
予備メモリ素子と上記メモリ素子とを行単位又は列単位
で選択的に置き換え可能としてあることを特徴とする半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180886A JPH0754639B2 (ja) | 1985-08-17 | 1985-08-17 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180886A JPH0754639B2 (ja) | 1985-08-17 | 1985-08-17 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240700A JPS6240700A (ja) | 1987-02-21 |
| JPH0754639B2 true JPH0754639B2 (ja) | 1995-06-07 |
Family
ID=16091051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180886A Expired - Lifetime JPH0754639B2 (ja) | 1985-08-17 | 1985-08-17 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754639B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617365A (en) | 1988-10-07 | 1997-04-01 | Hitachi, Ltd. | Semiconductor device having redundancy circuit |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| US5270975A (en) * | 1990-03-29 | 1993-12-14 | Texas Instruments Incorporated | Memory device having a non-uniform redundancy decoder arrangement |
| JP2567180B2 (ja) * | 1992-03-23 | 1996-12-25 | 株式会社東芝 | 半導体メモリ |
| JPH11203889A (ja) * | 1998-01-19 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562593A (en) * | 1978-10-30 | 1980-05-12 | Fujitsu Ltd | Memory device |
| JPS58130495A (ja) * | 1982-01-29 | 1983-08-03 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-08-17 JP JP60180886A patent/JPH0754639B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240700A (ja) | 1987-02-21 |
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| JPH0429158B2 (ja) | ||
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