JPS6198478A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS6198478A JPS6198478A JP21948084A JP21948084A JPS6198478A JP S6198478 A JPS6198478 A JP S6198478A JP 21948084 A JP21948084 A JP 21948084A JP 21948084 A JP21948084 A JP 21948084A JP S6198478 A JPS6198478 A JP S6198478A
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- Japan
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- memory
- data
- system bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は1画像処理装置に関し、特に画像データ転送の
回数を減じて画像データ処理を高速化するのに好適な画
像処理装置に関するものである。
回数を減じて画像データ処理を高速化するのに好適な画
像処理装置に関するものである。
従来技術
第6図は、従来の画像処理装置のブロック構成図である
。
。
第6図においては、2つのシステムバスを有するが、シ
ステムバス2は主にCRTディスプレイ8に表示する画
像データを処理する専用のバスであり、システムバスl
は表示にかかる部分以外の種々の処理を行うバスである
。このようにバスを2つ設けて装置全体の処理能力を向
上させている。
ステムバス2は主にCRTディスプレイ8に表示する画
像データを処理する専用のバスであり、システムバスl
は表示にかかる部分以外の種々の処理を行うバスである
。このようにバスを2つ設けて装置全体の処理能力を向
上させている。
一方、このような画像データを扱う装置では、近年画質
の向上が望まれ、また、大容量の半導体メモリが比較的
安価に供給されるよになったため、例えば12ドツト/
mのような高密度の画像処理が可能となった。しかし、
CRTディスプレイ8では、解像度は4ドツト/mある
いは6ドツト/−程度が限度であるため、画素密度変換
を行う必要がある6第6図において、画像メモリ5に記
憶されている高画素密度の画像データを、システムバス
1に接続された画素密度変換装置6にて低画素密度の画
像データに変換する。その後、デュアルポートメモリ7
を介してシステムバス2に送ってCRTディスプレイ8
に表示するという処理を行っている。従って、この場合
、大量の画像データが画像メモリ5から画素密度変換装
置i16へ、さらに1画素密度変換装置i!6からデュ
アルポートメモリ7へと転送される。このため、データ
転送のシステムバス1を占有する時間が非常に長くなり
、装置の処理能力が低下するという欠点がある。また、
これらの装置はいずれも高速の処理を要求されるので、
コスト高になるという欠点がある。
の向上が望まれ、また、大容量の半導体メモリが比較的
安価に供給されるよになったため、例えば12ドツト/
mのような高密度の画像処理が可能となった。しかし、
CRTディスプレイ8では、解像度は4ドツト/mある
いは6ドツト/−程度が限度であるため、画素密度変換
を行う必要がある6第6図において、画像メモリ5に記
憶されている高画素密度の画像データを、システムバス
1に接続された画素密度変換装置6にて低画素密度の画
像データに変換する。その後、デュアルポートメモリ7
を介してシステムバス2に送ってCRTディスプレイ8
に表示するという処理を行っている。従って、この場合
、大量の画像データが画像メモリ5から画素密度変換装
置i16へ、さらに1画素密度変換装置i!6からデュ
アルポートメモリ7へと転送される。このため、データ
転送のシステムバス1を占有する時間が非常に長くなり
、装置の処理能力が低下するという欠点がある。また、
これらの装置はいずれも高速の処理を要求されるので、
コスト高になるという欠点がある。
目 的
1 本発明の目的(よ・画像データの転送
処理を高速j 化でき、かつ、装置の処理
能力の向上とコスト低減が図れる画像処理装置を提供す
ることにある。
処理を高速j 化でき、かつ、装置の処理
能力の向上とコスト低減が図れる画像処理装置を提供す
ることにある。
構成
上記目的を達成するために、本発明では、2つの独立し
た高画素密度の画像データを処理するシステムバス1と
低画素密度の画像データを処理するシステムバス2.お
よび該システムバス1,2の両方から書込み・読出しが
できるメモリを有する画像処理装置において、上記メモ
リに前記システムバスlから送られる高画素密度の画像
データを低画素に密度変換する手段を付加したことに特
徴がある。
た高画素密度の画像データを処理するシステムバス1と
低画素密度の画像データを処理するシステムバス2.お
よび該システムバス1,2の両方から書込み・読出しが
できるメモリを有する画像処理装置において、上記メモ
リに前記システムバスlから送られる高画素密度の画像
データを低画素に密度変換する手段を付加したことに特
徴がある。
以下1本発明の構成を、一実施例により詳細に説明する
。
。
第1図は、本発明の一実施例を示す画像処理装置のブロ
ック構成図である。
ック構成図である。
第1図において、1,2はシステムバス、3−14は中
央処理装置、5,10は画像メモリ、7′は画素密度変
換機能付デュアルポートメモリ、8はCRTディスプレ
イ、9はCRTディスプレイ制御装、1あ、。ユゎ、よ
、第。。0画や密度変換 !装置6とデュアルポ
ートメモリ7を一体化して、1つの装置で構成したもの
である。
央処理装置、5,10は画像メモリ、7′は画素密度変
換機能付デュアルポートメモリ、8はCRTディスプレ
イ、9はCRTディスプレイ制御装、1あ、。ユゎ、よ
、第。。0画や密度変換 !装置6とデュアルポ
ートメモリ7を一体化して、1つの装置で構成したもの
である。
画像メモリ5に記憶されている高画素密度の画像データ
は、直接、画素密度変換機能付デュアルポートメモリ7
′に転送され、ここで密度変換されてデュアルポートメ
モリ7′のメモリ領域に記憶される。システムバス2か
らは、この記憶された画像データが読み出されて、CR
Tディスプレイ8に表示される。その他の動作は、従来
の装置と同じなので省略する。
は、直接、画素密度変換機能付デュアルポートメモリ7
′に転送され、ここで密度変換されてデュアルポートメ
モリ7′のメモリ領域に記憶される。システムバス2か
らは、この記憶された画像データが読み出されて、CR
Tディスプレイ8に表示される。その他の動作は、従来
の装置と同じなので省略する。
第2図は1本発明の密度変換の機能を説明するための図
である。
である。
第2図(a)は高画素密度の画像データを示し、第2図
(b)は画素密度変換された低画素密度の画像データを
示している。これは、第1図の画素密度変換機能付デュ
アルポートメモリ7′の論理和回路1つ(後述第3図参
照)で行われる。すなわち。
(b)は画素密度変換された低画素密度の画像データを
示している。これは、第1図の画素密度変換機能付デュ
アルポートメモリ7′の論理和回路1つ(後述第3図参
照)で行われる。すなわち。
周囲4画素の論理和演算を行って1画素を生成する(A
z =D IL +D 12 +D 21 +D 2
21A 12 =D 13 +D 14 +D 23
+D 24 )・例えば、12ドツト/■から6ドツト
/mの密度変換を行う場合に用いる。
z =D IL +D 12 +D 21 +D 2
21A 12 =D 13 +D 14 +D 23
+D 24 )・例えば、12ドツト/■から6ドツト
/mの密度変換を行う場合に用いる。
このように1本発明は、画素密度変換装置6とデュアル
ポートメモリ7を一体化して画像データ転送の処理ステ
ップを減らし、データ転送時間の短縮、およびシステム
バス1の占有効率を向上させようとするものである。
ポートメモリ7を一体化して画像データ転送の処理ステ
ップを減らし、データ転送時間の短縮、およびシステム
バス1の占有効率を向上させようとするものである。
次に1本発明の最も特徴的な画素密度変換機能付デュア
ルポートメモリ7′について、詳細に説明する。
ルポートメモリ7′について、詳細に説明する。
第3図は1本発明の一実施例である画像処理装置の一部
を示す画素密度変換機能付デュアルポートメモリ7′の
ブロック構成図である。
を示す画素密度変換機能付デュアルポートメモリ7′の
ブロック構成図である。
第3図において、11はコントロールバスバッファ、1
2はアドレスバスバッファ、13はボートAコントロー
ラ、14はメモリ、15はアドレスセレクタ、16はデ
ータバスバッファ、17はバイトスワツパ、18はラッ
チ/バイトスワツパ。
2はアドレスバスバッファ、13はボートAコントロー
ラ、14はメモリ、15はアドレスセレクタ、16はデ
ータバスバッファ、17はバイトスワツパ、18はラッ
チ/バイトスワツパ。
19は論理和回路、20は内部アドレスバス、21は内
部データバスである。
部データバスである。
システムパス1側の接続部をポートA、システムバス2
側の接続部をポートBとする。ポートAコントローラ1
3はコントロールバスバッファllとアドレスバスバッ
ファ12からデータを受信して、「10信号、σ1信号
、WE信号、ADS信号、σ〒1信号、ざπ1信号、H
B信号、LAE信号などの各制御信号を発生する。
側の接続部をポートBとする。ポートAコントローラ1
3はコントロールバスバッファllとアドレスバスバッ
ファ12からデータを受信して、「10信号、σ1信号
、WE信号、ADS信号、σ〒1信号、ざπ1信号、H
B信号、LAE信号などの各制御信号を発生する。
密度変換機能を用いないで直接メモリ部にアクセスする
場合は、データはOEI信号がアクティブになってデー
タバスバッファ16を介してシステムバス1,2とメモ
リ14のデータ入出力の間で転送が行われ、アドレスは
アドレスバスバッファ12を通ってアドレスセレクタ1
5に入る。しかし、ADS信号がインアクティブのため
、そのままのアドレスがメモリ14のアドレス入力に入
る。
場合は、データはOEI信号がアクティブになってデー
タバスバッファ16を介してシステムバス1,2とメモ
リ14のデータ入出力の間で転送が行われ、アドレスは
アドレスバスバッファ12を通ってアドレスセレクタ1
5に入る。しかし、ADS信号がインアクティブのため
、そのままのアドレスがメモリ14のアドレス入力に入
る。
密度変換を行う場合の動作について、以下に説明する。
論理和回路19は、E10信号が「0」のときには、A
入力に入力された16ビツトのデー1 ″。隣接
゛1′1志0論ゝ和″8°″″成ahる8ビツト・のデ
ータを出力し、百10信号がrlJのときには、さらに
、B入力の8ビツトのデータとの論理和をとった8ビツ
トのデータを出力する。
入力に入力された16ビツトのデー1 ″。隣接
゛1′1志0論ゝ和″8°″″成ahる8ビツト・のデ
ータを出力し、百10信号がrlJのときには、さらに
、B入力の8ビツトのデータとの論理和をとった8ビツ
トのデータを出力する。
第4図にこの回路の構成を示す、バイトスワツパ17は
論理和回路19の8ビツトの出力データを。
論理和回路19の8ビツトの出力データを。
σπ7信号が「0」のときのみ16ビツトの内部データ
バス21に出力するが、このときHB倍信号「0」であ
るならば内部データバス21の下位8ビツトに出力し、
HB倍信号「1」であるならば上位8ビツトに出力する
。ラッチ/バイトスワンパー8は、LAE信号が「0」
から「l」に立上がる時の内部データバス21のデータ
をラッチするが、このときHB倍信号「0」であるなら
ば16ビツトのうち下位8ビツトをラッチし、HB倍信
号rLJであるならば上位8ビツトをラッチして、それ
ぞれ出力の8ビツトを論理和回路19のB入力に与える
。アドレスセレクタ15は、ADS信号がアクティブの
場合は内部アドレスバス20の内容を1ビツトだけ右シ
フトした値をメモリー4のアドレス入力に与える。すな
わち、このと嘴 きはアドレスの最下位1ビツトは無視さ九ることになる
。
バス21に出力するが、このときHB倍信号「0」であ
るならば内部データバス21の下位8ビツトに出力し、
HB倍信号「1」であるならば上位8ビツトに出力する
。ラッチ/バイトスワンパー8は、LAE信号が「0」
から「l」に立上がる時の内部データバス21のデータ
をラッチするが、このときHB倍信号「0」であるなら
ば16ビツトのうち下位8ビツトをラッチし、HB倍信
号rLJであるならば上位8ビツトをラッチして、それ
ぞれ出力の8ビツトを論理和回路19のB入力に与える
。アドレスセレクタ15は、ADS信号がアクティブの
場合は内部アドレスバス20の内容を1ビツトだけ右シ
フトした値をメモリー4のアドレス入力に与える。すな
わち、このと嘴 きはアドレスの最下位1ビツトは無視さ九ることになる
。
第5図は、第3図の動作タイムチャート図である。
以下、第3図の動作を、第5図のタイムチャートを参照
しながら説明する。
しながら説明する。
画像データの転送は、主走査方向1ラインをブロックと
して転送される。また、偶数ラインと奇数ラインが、交
互にブロック転送される。
して転送される。また、偶数ラインと奇数ラインが、交
互にブロック転送される。
偶数ラインの転送の場合は、まずI/?5コマンドによ
り偶数ライン転送であることを、画素密度変換機能付デ
ュアルポートメモリ7′に知らせる。
り偶数ライン転送であることを、画素密度変換機能付デ
ュアルポートメモリ7′に知らせる。
次に、偶数ラインの画像データを16ビツトずつ順にメ
モリ領域のアドレスADR(ADRは偶数とする)、A
DR+ 1 、ADR+2.・・・・・に書込んでいく
。この時の内部の動作は、以下の様である。τ10が「
0」であるので、論理和回路19では六入力の16ビツ
トのみが論理和処理されて。
モリ領域のアドレスADR(ADRは偶数とする)、A
DR+ 1 、ADR+2.・・・・・に書込んでいく
。この時の内部の動作は、以下の様である。τ10が「
0」であるので、論理和回路19では六入力の16ビツ
トのみが論理和処理されて。
順に−Do r D 1 + D2 *・・・・のよう
な8ビツトデータがバイトスワツパ17に入る。そして
、OE2信号をアクティブにして内部データバス21に
DO+ Di + D2 +・・・・が出力されるとき
、順にHB倍信号ro」、rl」、r(N 、・・・・
のように交互に値を変えると、 Do + Dt +
D2 +・・・はそれぞれ内部データバス21の、下位
、上位。
な8ビツトデータがバイトスワツパ17に入る。そして
、OE2信号をアクティブにして内部データバス21に
DO+ Di + D2 +・・・・が出力されるとき
、順にHB倍信号ro」、rl」、r(N 、・・・・
のように交互に値を変えると、 Do + Dt +
D2 +・・・はそれぞれ内部データバス21の、下位
、上位。
下位、・・・・という順に出力される。さらに、この時
ADS信号をアクティブとしておくので、内部アドレス
バス20の内容は常に1ビツト右シフトされて、ADR
’ 、ADH’ 、ADR’ +1.ADR’+1.・
・・・のように同じアドレスが2回ずつ続く、従って、
各々のときにGE倍信号WE倍信号アクティブとすれば
メモリ14には、アドレスADR’には下位8ビツトが
DO,上位8ビツトがDlのように1つのアドレスに1
6ピントずつ、主走査方向に隣接2ビツトの論理和をと
ったデータが記憶される。
ADS信号をアクティブとしておくので、内部アドレス
バス20の内容は常に1ビツト右シフトされて、ADR
’ 、ADH’ 、ADR’ +1.ADR’+1.・
・・・のように同じアドレスが2回ずつ続く、従って、
各々のときにGE倍信号WE倍信号アクティブとすれば
メモリ14には、アドレスADR’には下位8ビツトが
DO,上位8ビツトがDlのように1つのアドレスに1
6ピントずつ、主走査方向に隣接2ビツトの論理和をと
ったデータが記憶される。
奇数ラインの転送の場合は、同様にI/σコマンドによ
り奇数ラインであることを知らせた後、画像データを1
6ビツトずつメモリ領域の前の偶数ラインと同じアドレ
ス、ADR,ADR+ 1 。
り奇数ラインであることを知らせた後、画像データを1
6ビツトずつメモリ領域の前の偶数ラインと同じアドレ
ス、ADR,ADR+ 1 。
ADR+2. ・・・・に書込んでいく。この場合は
、まずメモリ領域から前ラインのデータを読出す。すな
わち、ADS信号は同じく常にアクティブなので、AD
R’のデータが読出される(CE倍信号アクティブ、W
1信号はインアクティブ)。
、まずメモリ領域から前ラインのデータを読出す。すな
わち、ADS信号は同じく常にアクティブなので、AD
R’のデータが読出される(CE倍信号アクティブ、W
1信号はインアクティブ)。
!−1B信号が「0」としてLAE信号により下位8ビ
ツトのデータ(Do )をラッチする6A入力の奇数ラ
インの16ビツトデータと前ラインのデータ(Do)の
B入力から論理和処理された出力り。′が得られるので
、OE2信号が「0」として内部データバス21に出力
する(HB倍信号「0」であるので下位)。このとき同
時に面信号、W百信号をアクティブとすれば、メモリ1
4のアドレスADR’の下位8ビツトにDo′が記憶さ
れる。次の16ビツトをADR+1に書込む動作では、
内部ではHBI号が「1」として同様の動作を行えば、
メモリ14のADR’の上位8ビツトにDI’ が記憶
される。このようにして、Do’!D、lの計16ビツ
トがメモリの1つのアトレスレ;記憶される。この16
ビツトのデータ、すなわち、偶数ラインの連続する2つ
の16ビツトデータ、および奇数ラインの連続する2つ
の16ビントデータから、第2図(b)のような密度変
換が施された結果の画像データが得られる。
ツトのデータ(Do )をラッチする6A入力の奇数ラ
インの16ビツトデータと前ラインのデータ(Do)の
B入力から論理和処理された出力り。′が得られるので
、OE2信号が「0」として内部データバス21に出力
する(HB倍信号「0」であるので下位)。このとき同
時に面信号、W百信号をアクティブとすれば、メモリ1
4のアドレスADR’の下位8ビツトにDo′が記憶さ
れる。次の16ビツトをADR+1に書込む動作では、
内部ではHBI号が「1」として同様の動作を行えば、
メモリ14のADR’の上位8ビツトにDI’ が記憶
される。このようにして、Do’!D、lの計16ビツ
トがメモリの1つのアトレスレ;記憶される。この16
ビツトのデータ、すなわち、偶数ラインの連続する2つ
の16ビツトデータ、および奇数ラインの連続する2つ
の16ビントデータから、第2図(b)のような密度変
換が施された結果の画像データが得られる。
このように、本実施例によれば、従来の画像メモリ5か
ら画素密度変換装置6への転送1画素密度変換装置6か
らデュアルポートメモリ7への転送という2ステツプの
画像データの転送を、1スチツプで行うことができるた
め、データ転送時間が大幅に減少できる。また、システ
ムバス占有時間が短縮できるため、他の処理のためにシ
ステムバスを使用できる時間が長くなり、処理能力が大
幅に向上する。
ら画素密度変換装置6への転送1画素密度変換装置6か
らデュアルポートメモリ7への転送という2ステツプの
画像データの転送を、1スチツプで行うことができるた
め、データ転送時間が大幅に減少できる。また、システ
ムバス占有時間が短縮できるため、他の処理のためにシ
ステムバスを使用できる時間が長くなり、処理能力が大
幅に向上する。
効 果
以上説明したように1本発明によれば、画像データの転
送処理が高速化できるので、装置の処理能力が向上し、
コスト低減が図れる画像処理装置を実現できる。
送処理が高速化できるので、装置の処理能力が向上し、
コスト低減が図れる画像処理装置を実現できる。
第1図は本発明の一実施例を示す画像処理装置のブ・・
り構成図、第2図は本発明の一実施例に !適用
される密度変換機能の説明図、第3図は本発明の一実施
例を示す画像処理装置部分図、第11図は第3図の論理
和回路の構成図、第5図は第3図の動作タイムチャート
図、第6図は従来の画像処理装置のブロック構成図であ
る。 1.2ニジステムバス、3,4:中央処理装置。 5.10 :画像メモリ、6:画素密度変換装置、7:
デュアルポートメモリ、7′ 二画素密度変換機能付デ
ュアルポートメモリ、8 : CRTディスプレイ、9
: CRTディスプレイ制御装置、11:コントロー
ルバスバソファ、12ニアドレスバスバツフア、13:
ボートムコントローラ、14:メモリ、15ニアドレス
セレクタ、16:データパスバソフア、17:バイトス
ワソパ、18:ラッチ/バイトスワツパ、19:論理和
回路、20:内部アドレスバス、21:内部データバス
。 第 1 図 り32図 (a) (b)第4図 八人力(16ビ、ト)
り構成図、第2図は本発明の一実施例に !適用
される密度変換機能の説明図、第3図は本発明の一実施
例を示す画像処理装置部分図、第11図は第3図の論理
和回路の構成図、第5図は第3図の動作タイムチャート
図、第6図は従来の画像処理装置のブロック構成図であ
る。 1.2ニジステムバス、3,4:中央処理装置。 5.10 :画像メモリ、6:画素密度変換装置、7:
デュアルポートメモリ、7′ 二画素密度変換機能付デ
ュアルポートメモリ、8 : CRTディスプレイ、9
: CRTディスプレイ制御装置、11:コントロー
ルバスバソファ、12ニアドレスバスバツフア、13:
ボートムコントローラ、14:メモリ、15ニアドレス
セレクタ、16:データパスバソフア、17:バイトス
ワソパ、18:ラッチ/バイトスワツパ、19:論理和
回路、20:内部アドレスバス、21:内部データバス
。 第 1 図 り32図 (a) (b)第4図 八人力(16ビ、ト)
Claims (2)
- (1)2つの独立した高画素密度の画像データを処理す
るシステムバス1と低画素密度の画像データを処理する
システムバス2、および該システムバス1、2の両方か
ら書込み・読出しができるメモリを有する画像処理装置
において、上記メモリに前記システムバス1から送られ
る高画素密度の画像データを低画素に密度変換する手段
を付加したことを特徴とする画像処理装置。 - (2)前記密度変換する手段は、前記低画素密度の画像
データを少なくとも1ページ分記憶できるメモリ領域と
、前記システムバス1から送られる前記高画素密度の画
像データを主走査方向の隣接画素間の論理和をとり、ま
た、前記メモリ領域から出力データとの論理和をとって
1画素を生成する回路であることを特徴とする特許請求
の範囲第1項記載の画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21948084A JPS6198478A (ja) | 1984-10-19 | 1984-10-19 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21948084A JPS6198478A (ja) | 1984-10-19 | 1984-10-19 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6198478A true JPS6198478A (ja) | 1986-05-16 |
Family
ID=16736094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21948084A Pending JPS6198478A (ja) | 1984-10-19 | 1984-10-19 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6198478A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Crtコントロ−ラ |
-
1984
- 1984-10-19 JP JP21948084A patent/JPS6198478A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Crtコントロ−ラ |
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