JPH0465740A - 主メモリデータの外部出力方式 - Google Patents
主メモリデータの外部出力方式Info
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- JPH0465740A JPH0465740A JP17784590A JP17784590A JPH0465740A JP H0465740 A JPH0465740 A JP H0465740A JP 17784590 A JP17784590 A JP 17784590A JP 17784590 A JP17784590 A JP 17784590A JP H0465740 A JPH0465740 A JP H0465740A
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- memory
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- 238000000034 method Methods 0.000 claims description 8
- 238000012545 processing Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000013480 data collection Methods 0.000 description 2
- 241000282887 Suidae Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- 238000003909 pattern recognition Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段(第1図)
作用
実施例
(a) 一実施例の説明(第2図、第3図)(b)
他の実施例の説明 発明の効果 〔概要〕 プロセッサのアドレス空間である主メモリのデ夕を外部
に出力するための主メモリデータの外部出力方式に関し
、 内部処理と並行に外部出力を行うことを目的とし、 プロセッサと、該プロセッサにバスにより接続された主
メモリと、該バスに接続され、咳主メモリと同一アドレ
ス空間に置かれたバッファメモリと、該バスに接続され
、該主メモリの書込み時に特定アドレスを検出し、該バ
ッファメモリの内容を外部へリードするリード回路とを
有し、該主メモリの書込み時に該バッファメモリにも書
込みを行うとともに、該リード回路が該バッファメモリ
の内容を外部へリードする。
他の実施例の説明 発明の効果 〔概要〕 プロセッサのアドレス空間である主メモリのデ夕を外部
に出力するための主メモリデータの外部出力方式に関し
、 内部処理と並行に外部出力を行うことを目的とし、 プロセッサと、該プロセッサにバスにより接続された主
メモリと、該バスに接続され、咳主メモリと同一アドレ
ス空間に置かれたバッファメモリと、該バスに接続され
、該主メモリの書込み時に特定アドレスを検出し、該バ
ッファメモリの内容を外部へリードするリード回路とを
有し、該主メモリの書込み時に該バッファメモリにも書
込みを行うとともに、該リード回路が該バッファメモリ
の内容を外部へリードする。
本発明は、プロセッサのアドレス空間である主メモリの
データを外部に出力するための主メモリデータの外部出
力方式に関する。
データを外部に出力するための主メモリデータの外部出
力方式に関する。
プロセッサと主メモリがバスで接続されたブタ処理装置
において、プロセッサのアドレス空間である主メモリの
一部の内容を外部へ出力する必要がある。
において、プロセッサのアドレス空間である主メモリの
一部の内容を外部へ出力する必要がある。
例えば、パターン認識装置において、測定データを主メ
モリに格納してお(とともに、外部のデータ収集装置に
出力することが行われている。
モリに格納してお(とともに、外部のデータ収集装置に
出力することが行われている。
このような内部に情報を蓄え且つ外部に出力するデータ
処理装置では、内部処理が外部出力で阻害されないこと
が求められる。
処理装置では、内部処理が外部出力で阻害されないこと
が求められる。
内部情報を外部に出力するには、出力ボート等を設け、
DMA (ダイレクト・メモリ・アクセス)やソフトウ
ェアによって、主メモリをバスを介してアクセスし、主
メモリからデータを読み出し、外部へ出力していた。
DMA (ダイレクト・メモリ・アクセス)やソフトウ
ェアによって、主メモリをバスを介してアクセスし、主
メモリからデータを読み出し、外部へ出力していた。
しかしながら、従来技術では、主メモリのアクセスの間
バスが専有されるため、プロセッサはバスを利用した内
部処理ができず、その間内部処理を停止しなくてはなら
ないという問題があった。
バスが専有されるため、プロセッサはバスを利用した内
部処理ができず、その間内部処理を停止しなくてはなら
ないという問題があった。
又、内部処理に時間制約がある場合には、ブタを出力で
きなくなり、高速のデータ出力ができないという問題も
あった。
きなくなり、高速のデータ出力ができないという問題も
あった。
従って、本発明は、内部処理と並行に外部出力を行うこ
とのできる主メモリデータの外部出力方式を提供するこ
とを目的とする。
とのできる主メモリデータの外部出力方式を提供するこ
とを目的とする。
第1図は本発明の原理図である。
本発明は、第1図に示すように、プロセッサ10と、該
プロセッサ10にバス14により接続された主メモリ1
1と、該バス14に接続され、該主メモリ11と同一ア
ドレス空間に置かれたバッフ7メモリ12と、該バス1
4に接続され、該主メモリ11の書込み時に特定アドレ
スを検出し、該バッファメモリ12の内容を外部へリー
ドするリード回路13とを有し、該主メモリ11の書込
み時に該バッファメモリ12にも書込みを行うとともに
、該リード回路13が該バッファメモリ12の内容を外
部へリードするものである。
プロセッサ10にバス14により接続された主メモリ1
1と、該バス14に接続され、該主メモリ11と同一ア
ドレス空間に置かれたバッフ7メモリ12と、該バス1
4に接続され、該主メモリ11の書込み時に特定アドレ
スを検出し、該バッファメモリ12の内容を外部へリー
ドするリード回路13とを有し、該主メモリ11の書込
み時に該バッファメモリ12にも書込みを行うとともに
、該リード回路13が該バッファメモリ12の内容を外
部へリードするものである。
本発明は、主メモリ11のアドレス空間に置かれた出力
バッファメモリ12を設け、主メモリ11への情報の書
込みとともに、出力バッファメモI712に書込むよう
にし、且つバッファリード回路13がバス14上のアド
レスから一定量格納したことを検出し、出力バッファメ
モリ12をリードし、外部出力するようにしたものであ
る。
バッファメモリ12を設け、主メモリ11への情報の書
込みとともに、出力バッファメモI712に書込むよう
にし、且つバッファリード回路13がバス14上のアド
レスから一定量格納したことを検出し、出力バッファメ
モリ12をリードし、外部出力するようにしたものであ
る。
このため、プロセッサ10等の内部処理には何も関与す
ることなく、外部へデータ出力ができ、内部処理を中断
することなく高速に外部出力が可能となる。
ることなく、外部へデータ出力ができ、内部処理を中断
することなく高速に外部出力が可能となる。
又、請求項2では、2ポートRAMをバッファメモリ1
2に用い、プロセッサ10のライト動作と外部出力を独
立に並行にできる。
2に用い、プロセッサ10のライト動作と外部出力を独
立に並行にできる。
〔実施例〕
(萄 一実施例の説明
第2図は本発明の一実施例ブロック図、第3図は本発明
の一実施例タイムチャート図である。
の一実施例タイムチャート図である。
第2図中、第1図で示したものと同一のものは、同一の
記号で示しである。
記号で示しである。
15はメモリセレクタ/リードライト信号発生回路(以
下発生回路という)であり、プロセッサ(CPUという
)10の指示により、主メモリ11a−11Cをセレク
トし、リード又はライト信号を発生するもの、16はP
/S変換回路であり、バッファメモリ12から読み出さ
れたパラレルデータをシリアルデータに変換するもので
ある。
下発生回路という)であり、プロセッサ(CPUという
)10の指示により、主メモリ11a−11Cをセレク
トし、リード又はライト信号を発生するもの、16はP
/S変換回路であり、バッファメモリ12から読み出さ
れたパラレルデータをシリアルデータに変換するもので
ある。
バッファメモリ12は2ポートRAMで構成され、アド
レス/データバス14に接続され、第1図に示すように
、主メモリ11(lla〜11C)の必要な情報格納領
域YYYY−NNNNのアドレスが割当てられている。
レス/データバス14に接続され、第1図に示すように
、主メモリ11(lla〜11C)の必要な情報格納領
域YYYY−NNNNのアドレスが割当てられている。
バッファリード回路13は、発生回路15からのライト
信号とバス14上のアドレスが所定の値(バッファメモ
リ12のアドレス空間内の値)となったことを検出し、
開始信号を発するアドレス判定回路13aと、開始信号
により順次リード信号及びロード/出力信号を発生し、
リード回数をカウントし、所定値になるとリード信号を
停止し、終了信号を発するリード回数カウンタ13bと
、リード信号を受けて順次リードアドレスをバッファメ
モリ12へ出力するアドレスカウンタ13cとを有して
いる。
信号とバス14上のアドレスが所定の値(バッファメモ
リ12のアドレス空間内の値)となったことを検出し、
開始信号を発するアドレス判定回路13aと、開始信号
により順次リード信号及びロード/出力信号を発生し、
リード回数をカウントし、所定値になるとリード信号を
停止し、終了信号を発するリード回数カウンタ13bと
、リード信号を受けて順次リードアドレスをバッファメ
モリ12へ出力するアドレスカウンタ13cとを有して
いる。
この構成の動作を説明すると、CPUl0がアドレス空
間の情報格納領域、即ち主メモリllcを指定してデー
タを書込む。
間の情報格納領域、即ち主メモリllcを指定してデー
タを書込む。
この時、発生回路15より主メモリllcがセレクトさ
れるとともに、バッファメモリ12がセレクトされ、主
メモリllcとバッファメモリ12にライト信号が与え
られる。
れるとともに、バッファメモリ12がセレクトされ、主
メモリllcとバッファメモリ12にライト信号が与え
られる。
これによってバス14よりデータが主メモリ11cとバ
ッファメモリに書込まれる。
ッファメモリに書込まれる。
主メモリllcは、アドレスYYYY (第1図)より
データが書込まれ、バッファメモリ12に一定量のデー
タが書込まれると、即ちアドレスzZZZ(ZZZZ>
YYYY)にライトされると、アドレス判定回路13a
より開始信号が発生される。
データが書込まれ、バッファメモリ12に一定量のデー
タが書込まれると、即ちアドレスzZZZ(ZZZZ>
YYYY)にライトされると、アドレス判定回路13a
より開始信号が発生される。
開始信号が発生すると、リード回数カウンタ13bより
リード信号が発生し、アドレスカウンタ13cからリー
ドアドレスが発生する。
リード信号が発生し、アドレスカウンタ13cからリー
ドアドレスが発生する。
従って、2ボー)RAMで構成されたバッファメモリ1
2は一方のボートでライトされながら、他方のポートで
データがリードされる。
2は一方のボートでライトされながら、他方のポートで
データがリードされる。
バッファメモリ12のリードデータはP/S変換部16
でシリアルデータに変換され、外部へ送信される。
でシリアルデータに変換され、外部へ送信される。
リード回数カウンタ13bは、次々とリード信号を発生
し、リード回数を計数する。
し、リード回数を計数する。
そして、リード回数が所定回数に達すると、即ちバッフ
ァメモリ12を所定回数リードすると、カウンタ13b
は、終了信号を発し、アドレス判定回路13aの開始信
号を落とし、リード動作を終了する。
ァメモリ12を所定回数リードすると、カウンタ13b
は、終了信号を発し、アドレス判定回路13aの開始信
号を落とし、リード動作を終了する。
このようにして、CPUl0がアドレス空間の情報格納
領域である主メモリIlcヘデータをライトするととも
に、バッファメモリ12へも同一のデータをライトする
。
領域である主メモリIlcヘデータをライトするととも
に、バッファメモリ12へも同一のデータをライトする
。
そして、バッファメモリ12に一定量のデータがライト
されると、バッファリード回路13が動作し、バッファ
メモリ12のデータをリードし、外部へ出力する。
されると、バッファリード回路13が動作し、バッファ
メモリ12のデータをリードし、外部へ出力する。
このため、CPU12は主メモリllcヘプタをライト
するのみで、そのデータが外部へ出力され、CPLll
2は外部出力に関与しない。
するのみで、そのデータが外部へ出力され、CPLll
2は外部出力に関与しない。
従って、CPUI 2は外部出力に関係なく内部処理が
でき、内部処理が外部出力に中断されずに、高速に実行
でき、又外部出力がCPU12に関係なく実行でき、外
部出力も高速化する。
でき、内部処理が外部出力に中断されずに、高速に実行
でき、又外部出力がCPU12に関係なく実行でき、外
部出力も高速化する。
このように、CPUI 2が主メモリIlcに書込む内
容をそのまま外部出力するのに有効である。
容をそのまま外部出力するのに有効である。
尚、CPU12は主メモリ11cに書込んだ内容を必要
に応じ読み出し、処理を行う。
に応じ読み出し、処理を行う。
又、バッファメモリ12のリード動作は、連続的に行わ
れるが、主メモリllc及びバッファメモリ12の書込
みは連続的に行われると限らないので、バッファメモリ
12にある程度のデータが格納された後に、バッファメ
モリ12のリードを開始するようにしている。
れるが、主メモリllc及びバッファメモリ12の書込
みは連続的に行われると限らないので、バッファメモリ
12にある程度のデータが格納された後に、バッファメ
モリ12のリードを開始するようにしている。
このような使用の方法の例として、例えば紙葉類の鑑別
において、紙葉類の読取パターン、斜行角、送り速度等
の測定データを主メモリIlc、バッファメモリ12に
書込み、障害検出のためのデータ収集装置等にバッファ
メモリ12の内容を出力し、CPUl0が主メモリll
cの内容を読出し、認識するというものがある。
において、紙葉類の読取パターン、斜行角、送り速度等
の測定データを主メモリIlc、バッファメモリ12に
書込み、障害検出のためのデータ収集装置等にバッファ
メモリ12の内容を出力し、CPUl0が主メモリll
cの内容を読出し、認識するというものがある。
ら)他の実施例の説明
上述の実施例の他に、本発明では次の変形が可能である
。
。
■ バッファメモリ12に格納するデータは、主メモリ
11の情報格納領域全てのもののみならず、外部が必要
とする領域のデータであればよい ■ バッファメモリ12を2ポ一トRAMで構成し、C
PUl0のライトと、バッファリード回路13のリード
を独立に並行してできるようにしているが、通常のメモ
リで構成し、バッファリード回路13がバッファメモリ
12のライトを行っていない間にリードを行うようにし
てもよい。
11の情報格納領域全てのもののみならず、外部が必要
とする領域のデータであればよい ■ バッファメモリ12を2ポ一トRAMで構成し、C
PUl0のライトと、バッファリード回路13のリード
を独立に並行してできるようにしているが、通常のメモ
リで構成し、バッファリード回路13がバッファメモリ
12のライトを行っていない間にリードを行うようにし
てもよい。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
以上説明した様に、本発明によれば、次の効果を奏する
。
。
■ プロセッサ等の内部処理に関与することな(、外部
へデータ出力ができ、内部処理を中断せず、高速化でき
る。
へデータ出力ができ、内部処理を中断せず、高速化でき
る。
■ 外部出力が並行に行われるため、外部出力も高速化
できる。
できる。
第1図は本発明の原理図、
第2図は本発明の一実施例ブロック図、第3図は本発明
の一実施例タイムチャート図である。 図中、10−プロセッサ、 1ニー主メモリ、 12−バッファメモリ、 I3−バッフ、リード回路、 I4−バス。
の一実施例タイムチャート図である。 図中、10−プロセッサ、 1ニー主メモリ、 12−バッファメモリ、 I3−バッフ、リード回路、 I4−バス。
Claims (2)
- (1)プロセッサ(10)と、 該プロセッサ(10)にバス(14)により接続された
主メモリ(11)と、 該バス(14)に接続され、該主メモリ(11)と同一
アドレス空間に置かれたバッファメモリ(12)と、 該バス(14)に接続され、該主メモリ(11)の書込
み時に特定アドレスを検出し、該バッファメモリ(12
)の内容を外部へリードするリード回路(13)とを有
し、 該主メモリ(11)の書込み時に該バッファメモリ(1
2)にも書込みを行うとともに、該リード回路(13)
が該バッファメモリ(12)の内容を外部へリードする
ことを 特徴とする主メモリデータの外部出力方式。 - (2)前記バッファメモリ(12)を2ポートRAMで
構成したことを 特徴とする請求項1記載の主メモリデータの外部出力方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17784590A JPH0465740A (ja) | 1990-07-05 | 1990-07-05 | 主メモリデータの外部出力方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17784590A JPH0465740A (ja) | 1990-07-05 | 1990-07-05 | 主メモリデータの外部出力方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0465740A true JPH0465740A (ja) | 1992-03-02 |
Family
ID=16038115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17784590A Pending JPH0465740A (ja) | 1990-07-05 | 1990-07-05 | 主メモリデータの外部出力方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0465740A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012196554A (ja) * | 2012-07-24 | 2012-10-18 | Daiichi Shokai Co Ltd | 遊技機 |
-
1990
- 1990-07-05 JP JP17784590A patent/JPH0465740A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012196554A (ja) * | 2012-07-24 | 2012-10-18 | Daiichi Shokai Co Ltd | 遊技機 |
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