JPH0465740A - 主メモリデータの外部出力方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明（第２図、第３図）（ｂ）　
　他の実施例の説明 発明の効果 〔概要〕 プロセッサのアドレス空間である主メモリのデ夕を外部
に出力するための主メモリデータの外部出力方式に関し
、 内部処理と並行に外部出力を行うことを目的とし、 プロセッサと、該プロセッサにバスにより接続された主
メモリと、該バスに接続され、咳主メモリと同一アドレ
ス空間に置かれたバッファメモリと、該バスに接続され
、該主メモリの書込み時に特定アドレスを検出し、該バ
ッファメモリの内容を外部へリードするリード回路とを
有し、該主メモリの書込み時に該バッファメモリにも書
込みを行うとともに、該リード回路が該バッファメモリ
の内容を外部へリードする。

〔産業上の利用分野〕

本発明は、プロセッサのアドレス空間である主メモリの
データを外部に出力するための主メモリデータの外部出
力方式に関する。

プロセッサと主メモリがバスで接続されたブタ処理装置
において、プロセッサのアドレス空間である主メモリの
一部の内容を外部へ出力する必要がある。

例えば、パターン認識装置において、測定データを主メ
モリに格納してお（とともに、外部のデータ収集装置に
出力することが行われている。

このような内部に情報を蓄え且つ外部に出力するデータ
処理装置では、内部処理が外部出力で阻害されないこと
が求められる。

〔従来の技術〕

内部情報を外部に出力するには、出力ボート等を設け、
ＤＭＡ　（ダイレクト・メモリ・アクセス）やソフトウ
ェアによって、主メモリをバスを介してアクセスし、主
メモリからデータを読み出し、外部へ出力していた。

〔発明が解決しようとする課題〕

しかしながら、従来技術では、主メモリのアクセスの間
バスが専有されるため、プロセッサはバスを利用した内
部処理ができず、その間内部処理を停止しなくてはなら
ないという問題があった。

又、内部処理に時間制約がある場合には、ブタを出力で
きなくなり、高速のデータ出力ができないという問題も
あった。

従って、本発明は、内部処理と並行に外部出力を行うこ
とのできる主メモリデータの外部出力方式を提供するこ
とを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

本発明は、第１図に示すように、プロセッサ１０と、該
プロセッサ１０にバス１４により接続された主メモリ１
１と、該バス１４に接続され、該主メモリ１１と同一ア
ドレス空間に置かれたバッフ７メモリ１２と、該バス１
４に接続され、該主メモリ１１の書込み時に特定アドレ
スを検出し、該バッファメモリ１２の内容を外部へリー
ドするリード回路１３とを有し、該主メモリ１１の書込
み時に該バッファメモリ１２にも書込みを行うとともに
、該リード回路１３が該バッファメモリ１２の内容を外
部へリードするものである。

〔作用〕

本発明は、主メモリ１１のアドレス空間に置かれた出力
バッファメモリ１２を設け、主メモリ１１への情報の書
込みとともに、出力バッファメモＩ７１２に書込むよう
にし、且つバッファリード回路１３がバス１４上のアド
レスから一定量格納したことを検出し、出力バッファメ
モリ１２をリードし、外部出力するようにしたものであ
る。

このため、プロセッサ１０等の内部処理には何も関与す
ることなく、外部へデータ出力ができ、内部処理を中断
することなく高速に外部出力が可能となる。

又、請求項２では、２ポートＲＡＭをバッファメモリ１
２に用い、プロセッサ１０のライト動作と外部出力を独
立に並行にできる。

〔実施例〕 （萄　一実施例の説明 第２図は本発明の一実施例ブロック図、第３図は本発明
の一実施例タイムチャート図である。

第２図中、第１図で示したものと同一のものは、同一の
記号で示しである。

１５はメモリセレクタ／リードライト信号発生回路（以
下発生回路という）であり、プロセッサ（ＣＰＵという
）１０の指示により、主メモリ１１ａ−１１Ｃをセレク
トし、リード又はライト信号を発生するもの、１６はＰ
／Ｓ変換回路であり、バッファメモリ１２から読み出さ
れたパラレルデータをシリアルデータに変換するもので
ある。

バッファメモリ１２は２ポートＲＡＭで構成され、アド
レス／データバス１４に接続され、第１図に示すように
、主メモリ１１（ｌｌａ〜１１Ｃ）の必要な情報格納領
域ＹＹＹＹ−ＮＮＮＮのアドレスが割当てられている。

バッファリード回路１３は、発生回路１５からのライト
信号とバス１４上のアドレスが所定の値（バッファメモ
リ１２のアドレス空間内の値）となったことを検出し、
開始信号を発するアドレス判定回路１３ａと、開始信号
により順次リード信号及びロード／出力信号を発生し、
リード回数をカウントし、所定値になるとリード信号を
停止し、終了信号を発するリード回数カウンタ１３ｂと
、リード信号を受けて順次リードアドレスをバッファメ
モリ１２へ出力するアドレスカウンタ１３ｃとを有して
いる。

この構成の動作を説明すると、ＣＰＵｌ０がアドレス空
間の情報格納領域、即ち主メモリｌｌｃを指定してデー
タを書込む。

この時、発生回路１５より主メモリｌｌｃがセレクトさ
れるとともに、バッファメモリ１２がセレクトされ、主
メモリｌｌｃとバッファメモリ１２にライト信号が与え
られる。

これによってバス１４よりデータが主メモリ１１ｃとバ
ッファメモリに書込まれる。

主メモリｌｌｃは、アドレスＹＹＹＹ　（第１図）より
データが書込まれ、バッファメモリ１２に一定量のデー
タが書込まれると、即ちアドレスｚＺＺＺ（ＺＺＺＺ＞
ＹＹＹＹ）にライトされると、アドレス判定回路１３ａ
より開始信号が発生される。

開始信号が発生すると、リード回数カウンタ１３ｂより
リード信号が発生し、アドレスカウンタ１３ｃからリー
ドアドレスが発生する。

従って、２ボー）ＲＡＭで構成されたバッファメモリ１
２は一方のボートでライトされながら、他方のポートで
データがリードされる。

バッファメモリ１２のリードデータはＰ／Ｓ変換部１６
でシリアルデータに変換され、外部へ送信される。

リード回数カウンタ１３ｂは、次々とリード信号を発生
し、リード回数を計数する。

そして、リード回数が所定回数に達すると、即ちバッフ
ァメモリ１２を所定回数リードすると、カウンタ１３ｂ
は、終了信号を発し、アドレス判定回路１３ａの開始信
号を落とし、リード動作を終了する。

このようにして、ＣＰＵｌ０がアドレス空間の情報格納
領域である主メモリＩｌｃヘデータをライトするととも
に、バッファメモリ１２へも同一のデータをライトする
。

そして、バッファメモリ１２に一定量のデータがライト
されると、バッファリード回路１３が動作し、バッファ
メモリ１２のデータをリードし、外部へ出力する。

このため、ＣＰＵ１２は主メモリｌｌｃヘプタをライト
するのみで、そのデータが外部へ出力され、ＣＰＬｌｌ
　２は外部出力に関与しない。

従って、ＣＰＵＩ　２は外部出力に関係なく内部処理が
でき、内部処理が外部出力に中断されずに、高速に実行
でき、又外部出力がＣＰＵ１２に関係なく実行でき、外
部出力も高速化する。

このように、ＣＰＵＩ　２が主メモリＩｌｃに書込む内
容をそのまま外部出力するのに有効である。

尚、ＣＰＵ１２は主メモリ１１ｃに書込んだ内容を必要
に応じ読み出し、処理を行う。

又、バッファメモリ１２のリード動作は、連続的に行わ
れるが、主メモリｌｌｃ及びバッファメモリ１２の書込
みは連続的に行われると限らないので、バッファメモリ
１２にある程度のデータが格納された後に、バッファメ
モリ１２のリードを開始するようにしている。

このような使用の方法の例として、例えば紙葉類の鑑別
において、紙葉類の読取パターン、斜行角、送り速度等
の測定データを主メモリＩｌｃ、バッファメモリ１２に
書込み、障害検出のためのデータ収集装置等にバッファ
メモリ１２の内容を出力し、ＣＰＵｌ０が主メモリｌｌ
ｃの内容を読出し、認識するというものがある。

ら）他の実施例の説明 上述の実施例の他に、本発明では次の変形が可能である
。

■　バッファメモリ１２に格納するデータは、主メモリ
１１の情報格納領域全てのもののみならず、外部が必要
とする領域のデータであればよい ■　バッファメモリ１２を２ポ一トＲＡＭで構成し、Ｃ
ＰＵｌ０のライトと、バッファリード回路１３のリード
を独立に並行してできるようにしているが、通常のメモ
リで構成し、バッファリード回路１３がバッファメモリ
１２のライトを行っていない間にリードを行うようにし
てもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、次の効果を奏する
。

■　プロセッサ等の内部処理に関与することな（、外部
へデータ出力ができ、内部処理を中断せず、高速化でき
る。

■　外部出力が並行に行われるため、外部出力も高速化
できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例ブロック図、第３図は本発明
の一実施例タイムチャート図である。 図中、１０−プロセッサ、 １ニー主メモリ、 １２−バッファメモリ、 Ｉ３−バッフ、リード回路、 Ｉ４−バス。

Claims (2)

【特許請求の範囲】
1. （１）プロセッサ（１０）と、 該プロセッサ（１０）にバス（１４）により接続された
   主メモリ（１１）と、 該バス（１４）に接続され、該主メモリ（１１）と同一
   アドレス空間に置かれたバッファメモリ（１２）と、 該バス（１４）に接続され、該主メモリ（１１）の書込
   み時に特定アドレスを検出し、該バッファメモリ（１２
   ）の内容を外部へリードするリード回路（１３）とを有
   し、 該主メモリ（１１）の書込み時に該バッファメモリ（１
   ２）にも書込みを行うとともに、該リード回路（１３）
   が該バッファメモリ（１２）の内容を外部へリードする
   ことを 特徴とする主メモリデータの外部出力方式。
2. （２）前記バッファメモリ（１２）を２ポートＲＡＭで
   構成したことを 特徴とする請求項１記載の主メモリデータの外部出力方
   式。