JPH01166128A - キャリィルックアヘッド回路 - Google Patents
キャリィルックアヘッド回路Info
- Publication number
- JPH01166128A JPH01166128A JP63273365A JP27336588A JPH01166128A JP H01166128 A JPH01166128 A JP H01166128A JP 63273365 A JP63273365 A JP 63273365A JP 27336588 A JP27336588 A JP 27336588A JP H01166128 A JPH01166128 A JP H01166128A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- terminals
- terminal
- switching devices
- transfer stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 241000555293 Bassariscus astutus Species 0.000 abstract 1
- 230000008859 change Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル集積回路、特に加算回路用キャリイ
ルツクアヘッド回路に関するものである。
ルツクアヘッド回路に関するものである。
マンチェスタチエインとして一般に知られている並列演
算装置はｒｌｎｓｔｉｔｕｔｉｏｎ ｏｆ Ｅｌｅｃｔ
ｒｉｃａｌＥｎｇｉｎｅｅｒｓ Ｊにおいて１９６０年
３月１日に配布され、１９６０年１１月に発表された論
文番号第３３０２ Ｍ号の“Ａ ｐａｒａｌｅｌｌ ａ
ｒｉｔｈｍｅｔｉｃ ｕｎｉｔ ｕｓｉｎｇａ ５ａｔ
ｕｒａｔｅｄ−ｔｒａｎｓｉｓｔｏｒ ｆａｓｔ−ｃａ
ｒｒｙ ｃｉｒｃｕｉｔｓ”第５７３〜５８４真に記載
されている。このマンチェスタチエインは公知の並列加
算器であり、２つの数の加算を複数の段でビットごとに
行なうものである。２つの数を段ごとに加算する場合、
桁上げが生じたときにこれを上位の次の段に伝播し加算
処理に含める必要がある。このタイプの並列加算器の欠
点は桁上げ信号のりプル（順送り）のために低速であり
、信号処理時間が段数の２乗に比例する点にある。更に
、マンチェスタチエインからの桁上げ出力は非対称であ
るため、対称桁上げ信号が必要とされる場合には第２の
コンプリメンタリ加算器を必要とする。
算装置はｒｌｎｓｔｉｔｕｔｉｏｎ ｏｆ Ｅｌｅｃｔ
ｒｉｃａｌＥｎｇｉｎｅｅｒｓ Ｊにおいて１９６０年
３月１日に配布され、１９６０年１１月に発表された論
文番号第３３０２ Ｍ号の“Ａ ｐａｒａｌｅｌｌ ａ
ｒｉｔｈｍｅｔｉｃ ｕｎｉｔ ｕｓｉｎｇａ ５ａｔ
ｕｒａｔｅｄ−ｔｒａｎｓｉｓｔｏｒ ｆａｓｔ−ｃａ
ｒｒｙ ｃｉｒｃｕｉｔｓ”第５７３〜５８４真に記載
されている。このマンチェスタチエインは公知の並列加
算器であり、２つの数の加算を複数の段でビットごとに
行なうものである。２つの数を段ごとに加算する場合、
桁上げが生じたときにこれを上位の次の段に伝播し加算
処理に含める必要がある。このタイプの並列加算器の欠
点は桁上げ信号のりプル（順送り）のために低速であり
、信号処理時間が段数の２乗に比例する点にある。更に
、マンチェスタチエインからの桁上げ出力は非対称であ
るため、対称桁上げ信号が必要とされる場合には第２の
コンプリメンタリ加算器を必要とする。
ｒ Ａ Ｓｙｓｔｅｍ Ｐｅｒｓｐｅｃｔｉｖｅ Ｊ
Ｎ、Ｈ，Ｅ、Ｗｅｓｔｅ及びに、 Ｂｓｈｒａｇｈｉａ
ｎ著、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ 出版社発行、
第１６９〜１７１ 頁の”Ｐｒｔｎｃｉｐｌｅｓ ｏｆ
ＣＭＯＳ ＶＬＳＩ Ｄｅｓｔｇｎ」にカスケード電
圧スイッチロジック（ＣＶＳＬ）が記載されている。Ｃ
ＶＳＬは真値信号とコンプリメンタリ信号である対称信
号を必要とする差動型の論理回路である。これらの信号
を同時に発生し得るようにするため２つのコンプリメン
タリスイッチ構造を設け、１対の交差結合ＰＭＯＳプル
アップトランジスタに接続している。そして、ＰＭＯＳ
プルアップトランジスタに正帰還を与えてゲートをスイ
ンチせしめている。
Ｎ、Ｈ，Ｅ、Ｗｅｓｔｅ及びに、 Ｂｓｈｒａｇｈｉａ
ｎ著、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ 出版社発行、
第１６９〜１７１ 頁の”Ｐｒｔｎｃｉｐｌｅｓ ｏｆ
ＣＭＯＳ ＶＬＳＩ Ｄｅｓｔｇｎ」にカスケード電
圧スイッチロジック（ＣＶＳＬ）が記載されている。Ｃ
ＶＳＬは真値信号とコンプリメンタリ信号である対称信
号を必要とする差動型の論理回路である。これらの信号
を同時に発生し得るようにするため２つのコンプリメン
タリスイッチ構造を設け、１対の交差結合ＰＭＯＳプル
アップトランジスタに接続している。そして、ＰＭＯＳ
プルアップトランジスタに正帰還を与えてゲートをスイ
ンチせしめている。
カスコード交差結合ＮＭＯＳ −ＰＭＯ５負荷を交差結
合ＰＭＯＳプルアップトランジスタの代りに設け、ＮＭ
Ｏ５装置のゲートを基準電圧に接続して成る変形ＣＶＳ
Ｌはもっと速いスイッチング時間を生ずる電気的動作を
発生する。このカスコード交差結合ＮＭＯＳ −ＰＭＯ
Ｓ負荷を有する変形論理回路は差動スプリットレベル（
ＤＳＬ）論理回路と称される。
合ＰＭＯＳプルアップトランジスタの代りに設け、ＮＭ
Ｏ５装置のゲートを基準電圧に接続して成る変形ＣＶＳ
Ｌはもっと速いスイッチング時間を生ずる電気的動作を
発生する。このカスコード交差結合ＮＭＯＳ −ＰＭＯ
Ｓ負荷を有する変形論理回路は差動スプリットレベル（
ＤＳＬ）論理回路と称される。
真値信号とコンブリメント信号を発生させるためにスイ
ッチ構造を２重にすることは、回路を集積化するときに
各段２重回路を与える必要があるために各段に相当大き
なチップ面積が必要になる１欠点を生ずる。チップ面積
を節約できればチップ内に一層多くの論理回路段を設け
ることができる。
ッチ構造を２重にすることは、回路を集積化するときに
各段２重回路を与える必要があるために各段に相当大き
なチップ面積が必要になる１欠点を生ずる。チップ面積
を節約できればチップ内に一層多くの論理回路段を設け
ることができる。
本発明の目的はディジタル集積回路の構成を簡単化し、
且つその速度を増大することにある。
且つその速度を増大することにある。
本発明は桁上げ転送段と該桁上げ転送段に接続された対
称出力端子を有する論理回路網とを具えるキャリイルツ
クアヘッド回路であって、前記桁上げ転送段は各々第１
、第２及び第３端子を有する第１及び第２の能動スイッ
チング装置を具え、それらの第１端子を前段のキャリイ
ルツクアヘッド回路からのコンプリメンタリ入力桁上げ
信号を受信するよう接続し、それらの第２端子を相互接
続して共通ノードを形成し、それらの第３端子を前記論
理回路網の対称出力端子にそれぞれ接続すると共に、そ
れらの第３端子に対称出力桁上げ信号を発生する第１及
び第２の負荷回路をそれぞれ接続し、且つ前記論理回路
網はｎ群のスイッチング装置を具え（ｎは２以上の整数
）、各群は各々第１、第２及び第３端子を有する第１、
第２及び第３の能動スイッチング装置を具え、その第１
スイッチング装置の第２端子とその第２スイッチング装
置の第３端子を当該論理回路網の対称出力端子にそれぞ
れ接続し、その第１スイッチング装置の第３端子とその
第２スイッチング装置の第２端子とその第３スイッチン
グ装置の第３端子とを内部ノードに接続し、第１群の第
３スイッチング装置の第２端子を前記共通ノードに接続
し、第２群から第ｎ群の第３スイッチング装置の第２端
子をその直前の群の内部ノードに接続し、第ｎ群の内部
ノードを電圧供給ラインに結合し、各群のスイッチング
装置は加算すべき２数の対応する桁の２ピッ１−Ａｔ、
Ｂ、の論理加算に応答し、その論理結果Ａ、ＸＢ、を第
１スイッチング装置の第１端子に供給し、その論理結果
Ａ、＋Ｂｉを第２スイッチング装置の第１端子に供給し
、その論理結果Ａ、０Ｂｉ＝ｉを第３スイッチング装置
の第１端子に供給したことを特徴とする。
称出力端子を有する論理回路網とを具えるキャリイルツ
クアヘッド回路であって、前記桁上げ転送段は各々第１
、第２及び第３端子を有する第１及び第２の能動スイッ
チング装置を具え、それらの第１端子を前段のキャリイ
ルツクアヘッド回路からのコンプリメンタリ入力桁上げ
信号を受信するよう接続し、それらの第２端子を相互接
続して共通ノードを形成し、それらの第３端子を前記論
理回路網の対称出力端子にそれぞれ接続すると共に、そ
れらの第３端子に対称出力桁上げ信号を発生する第１及
び第２の負荷回路をそれぞれ接続し、且つ前記論理回路
網はｎ群のスイッチング装置を具え（ｎは２以上の整数
）、各群は各々第１、第２及び第３端子を有する第１、
第２及び第３の能動スイッチング装置を具え、その第１
スイッチング装置の第２端子とその第２スイッチング装
置の第３端子を当該論理回路網の対称出力端子にそれぞ
れ接続し、その第１スイッチング装置の第３端子とその
第２スイッチング装置の第２端子とその第３スイッチン
グ装置の第３端子とを内部ノードに接続し、第１群の第
３スイッチング装置の第２端子を前記共通ノードに接続
し、第２群から第ｎ群の第３スイッチング装置の第２端
子をその直前の群の内部ノードに接続し、第ｎ群の内部
ノードを電圧供給ラインに結合し、各群のスイッチング
装置は加算すべき２数の対応する桁の２ピッ１−Ａｔ、
Ｂ、の論理加算に応答し、その論理結果Ａ、ＸＢ、を第
１スイッチング装置の第１端子に供給し、その論理結果
Ａ、＋Ｂｉを第２スイッチング装置の第１端子に供給し
、その論理結果Ａ、０Ｂｉ＝ｉを第３スイッチング装置
の第１端子に供給したことを特徴とする。
この論理回路網は多くの既知の加算回路の特徴である第
２のコンプリメンタリ論理回路網を用いる必要なしに対
称出力を桁上げ転送段に供給することができる。従って
、既知の回路より能動スイッチング装置の数が少なくな
り、チップ面積及び電流の節約が得られる。更に論理段
からの対称出力は桁上げ転送段の種々の実現に対し好適
な入力を構成し、これら転送段を製造の簡単化や動作速
度に対し最適にすることができる。
２のコンプリメンタリ論理回路網を用いる必要なしに対
称出力を桁上げ転送段に供給することができる。従って
、既知の回路より能動スイッチング装置の数が少なくな
り、チップ面積及び電流の節約が得られる。更に論理段
からの対称出力は桁上げ転送段の種々の実現に対し好適
な入力を構成し、これら転送段を製造の簡単化や動作速
度に対し最適にすることができる。
必要に応じ論理回路網の能動スイッチング装置はＮＭＯ
Ｓ トランジスタとすることができる。
Ｓ トランジスタとすることができる。
桁上げ転送段の第１及び第２スインチング装置はロング
テールペアとして共通ノードに接続する。
テールペアとして共通ノードに接続する。
この場合、共通ノードの電圧は桁上げ信号の極性が反転
しても殆んど変化しない。論理回路網の第３スイッチン
グ装置が導通している場合には入力桁上げ信号の極性の
変化が内部ノードの電圧に何の変化も生じることなく出
力桁上げ信号に略々同時に反映され、時間の節約及び速
度の向上が得られる。
しても殆んど変化しない。論理回路網の第３スイッチン
グ装置が導通している場合には入力桁上げ信号の極性の
変化が内部ノードの電圧に何の変化も生じることなく出
力桁上げ信号に略々同時に反映され、時間の節約及び速
度の向上が得られる。
本発明の一実施例では、桁上げ転送段の第１及び第２能
動スイッチング装置をロングテールペアとして接続した
バイポーラトランジスタとし、これによりこの転送段を
これらのスイッチングトランジスタをＮＭＯＳ トラ
ンジスタとする本発明の他の実施例よりも高速度のＥＣ
Ｌ論理で動作し得るようにする。但し、全ＭＯＳチップ
の製造の方が、バイポーラトランジスタとＭＯＳ トラ
ンジスタを同一の集積回路に組み込む場合よりも容易で
ある。
動スイッチング装置をロングテールペアとして接続した
バイポーラトランジスタとし、これによりこの転送段を
これらのスイッチングトランジスタをＮＭＯＳ トラ
ンジスタとする本発明の他の実施例よりも高速度のＥＣ
Ｌ論理で動作し得るようにする。但し、全ＭＯＳチップ
の製造の方が、バイポーラトランジスタとＭＯＳ トラ
ンジスタを同一の集積回路に組み込む場合よりも容易で
ある。
構造の簡単化と動作速とを妥協させた桁上げ転送段の他
の実施例では、負荷回路を第１及び第２のカスコード接
続ＰＭＯＳ及びＮＭＯＳ トランジスタで構成する。
の実施例では、負荷回路を第１及び第２のカスコード接
続ＰＭＯＳ及びＮＭＯＳ トランジスタで構成する。
ＮＭＯＳ トランジスタのゲートは１／２ＶＤＤ＋Ｖ
い（ここで■いはＮＭＯＳ トランジスタのしきい値
電圧）程度の基準電圧に保つ。ＰＭＯＳ トランジスタ
のゲート電極は交差結合する。ＮＭＯＳトランジスタは
分離トランジスタとして機能し、それらのゲートを基準
電圧に保つことにより桁上げ信号の極性の反転に伴う電
圧スイングが小さくなり、従って動作がＮＭＯ３分離ト
ランジスタを具えない転送段に比べてかなり速くなる。
い（ここで■いはＮＭＯＳ トランジスタのしきい値
電圧）程度の基準電圧に保つ。ＰＭＯＳ トランジスタ
のゲート電極は交差結合する。ＮＭＯＳトランジスタは
分離トランジスタとして機能し、それらのゲートを基準
電圧に保つことにより桁上げ信号の極性の反転に伴う電
圧スイングが小さくなり、従って動作がＮＭＯ３分離ト
ランジスタを具えない転送段に比べてかなり速くなる。
図面につき本発明を説明する。
第１図は例えば３２ビットの長さを有する２つのワード
Ａ及び・Ｂの対応する位の４ビットを互に加算するそれ
ぞれの加算器と関連する複数個のキャリイルツクアヘッ
ド回路の１つを示すものである。
Ａ及び・Ｂの対応する位の４ビットを互に加算するそれ
ぞれの加算器と関連する複数個のキャリイルツクアヘッ
ド回路の１つを示すものである。
各キャリイルツクアヘッド回路は２つの部分を具えるも
のとみなすことができる。第１の部分はＮＭＯＳ技術で
実現された直列に接続された４個の半加算器から成る論
理回路網１０を具える。第２の部分はバイポーラ技術で
実現された桁上げ転送段１２を具える。
のとみなすことができる。第１の部分はＮＭＯＳ技術で
実現された直列に接続された４個の半加算器から成る論
理回路網１０を具える。第２の部分はバイポーラ技術で
実現された桁上げ転送段１２を具える。
論理回路網１０において、入力信号のビット対Ａｎ及び
Ｂ ｎ ”” Ａ ｎ ＋ ３及び８７．３が各々ＡＮ
Ｄゲート２２． ＮＯＲゲート２４及び排他０Ｒ（ＥＸ
−ＯＲ）ゲート２６を具える同一の論理ブロック１４．
１６．１８及び２０に供給される。それぞれのＡＮＤゲ
ートの出力端子は桁上げ°°光発生 ＮＭＯＳ ト
ランジスタＧ、、〜Ｇ□３のゲート電極に接続する。そ
れぞれのＮＯＲゲート２４の出力端子は桁上げ“禁止”
ＮＭＯＳ トランジスタに、ｌ〜Ｋ ｎ ＋ ３
のゲート電極に接続する。最後に、それぞれのＥＸ−Ｏ
Ｒゲート２６の出力端子は桁上げパ伝播” ＮＭＯＳ
トランジスタＰ、、〜Ｐ□３のゲート電極に接続する
。
Ｂ ｎ ”” Ａ ｎ ＋ ３及び８７．３が各々ＡＮ
Ｄゲート２２． ＮＯＲゲート２４及び排他０Ｒ（ＥＸ
−ＯＲ）ゲート２６を具える同一の論理ブロック１４．
１６．１８及び２０に供給される。それぞれのＡＮＤゲ
ートの出力端子は桁上げ°°光発生 ＮＭＯＳ ト
ランジスタＧ、、〜Ｇ□３のゲート電極に接続する。そ
れぞれのＮＯＲゲート２４の出力端子は桁上げ“禁止”
ＮＭＯＳ トランジスタに、ｌ〜Ｋ ｎ ＋ ３
のゲート電極に接続する。最後に、それぞれのＥＸ−Ｏ
Ｒゲート２６の出力端子は桁上げパ伝播” ＮＭＯＳ
トランジスタＰ、、〜Ｐ□３のゲート電極に接続する
。
それぞれのＮＭＯＳ トランジスタ対Ｇ、、に、ｌ〜
Ｃ１１＋ ３１ Ｋ□３のソース−ドレイン通路は直
列に接続し、この４対の直列接続トランジスタを桁上げ
論理ライン２８．３０間に並列に接続する。これらのラ
イン２８．３０は桁上げ転送段１２に結合し、この段に
おいてこれらのラインをそれぞれ２キロオームの負荷抵
抗３２．３４を経て５ボルトの電圧供給ライン３６に接
続する。ＮＦＩＯＳトランジスタＰ。〜ｐ 、、、、の
ソース−ドレイン通路は直列に接続し、トランジスタＰ
７のドレイン電極を桁上げ転送段１２のノード３８に接
続する。トランジスタ対Ｋｎ。
Ｃ１１＋ ３１ Ｋ□３のソース−ドレイン通路は直
列に接続し、この４対の直列接続トランジスタを桁上げ
論理ライン２８．３０間に並列に接続する。これらのラ
イン２８．３０は桁上げ転送段１２に結合し、この段に
おいてこれらのラインをそれぞれ２キロオームの負荷抵
抗３２．３４を経て５ボルトの電圧供給ライン３６に接
続する。ＮＦＩＯＳトランジスタＰ。〜ｐ 、、、、の
ソース−ドレイン通路は直列に接続し、トランジスタＰ
７のドレイン電極を桁上げ転送段１２のノード３８に接
続する。トランジスタ対Ｋｎ。
Ｇ ｎ ； Ｋｎ＋＋ ＋ ＣＩＩ＋１及びＫｎ＋
２＋Ｇｎ＋２のソースドレイン通路のそれぞれの共通接
続点をトランジスタ対Ｐ、、、Ｐ、、。Ｉ ； Ｐｎ
＋ｉ Ｐｎ＋２及びＰ 、ｌ＋２＋Ｐ 、ｌ＋：ｌ＋
のソース−ドレイン通路のそれぞれの共通接続点に接続
して内部ノード４０．４２及び４４を形成する。トラン
ジスタＰｆｉ。３のソースをトランジスタ対Ｋ ｎ ＋
３＋ ＣＢ ＋ ３のソース−ドレイン通路の共通接
続点に接続して内部ノード４６を形成する。このノード
４６と０ボルトである電圧供給ライン５０との間に２０
０μへの定電流源４８を接続する。図示の回路の論理回
路網１０は既知のマンチェスタチエイン回路に類似して
いるが、図示の回路は外部接続が相違し、特にノード４
６を電流源４８を経てライン５０に接続するため、桁上
げ信号のりプル（順送り）を生じない。また、この回路
網１０はライン２８．３０に対称論理状態を発生し得る
。
２＋Ｇｎ＋２のソースドレイン通路のそれぞれの共通接
続点をトランジスタ対Ｐ、、、Ｐ、、。Ｉ ； Ｐｎ
＋ｉ Ｐｎ＋２及びＰ 、ｌ＋２＋Ｐ 、ｌ＋：ｌ＋
のソース−ドレイン通路のそれぞれの共通接続点に接続
して内部ノード４０．４２及び４４を形成する。トラン
ジスタＰｆｉ。３のソースをトランジスタ対Ｋ ｎ ＋
３＋ ＣＢ ＋ ３のソース−ドレイン通路の共通接
続点に接続して内部ノード４６を形成する。このノード
４６と０ボルトである電圧供給ライン５０との間に２０
０μへの定電流源４８を接続する。図示の回路の論理回
路網１０は既知のマンチェスタチエイン回路に類似して
いるが、図示の回路は外部接続が相違し、特にノード４
６を電流源４８を経てライン５０に接続するため、桁上
げ信号のりプル（順送り）を生じない。また、この回路
網１０はライン２８．３０に対称論理状態を発生し得る
。
桁上げ転送段１２はロングテールペアとして接続された
ＮＰＮ トランジスタ５２．５４を具え、これらトラン
ジスタのエミッタ電極をノード３８に接続する。
ＮＰＮ トランジスタ５２．５４を具え、これらトラン
ジスタのエミッタ電極をノード３８に接続する。
トランジスタ５２．５４のコレクタ電極をそれぞれの負
荷抵抗３２．３４に接続する。前段のキャリイルツクア
ヘッド回路からの桁上げ信号Ｃｎ−１−及びＣ１−１を
トランジスタ５２．５４のベース電極にそれぞれ供給す
る。次段のキャリイルツクアヘッド回路の桁上げ信号Ｃ
，，＋３及びＣ□３はトランジスタ５２．５４のコレク
タ回路からそれぞれ取り出す。 ＮＰＮ トランジス
タ５２．５４をロングテールペアとして接続すると、ノ
ード３８の電圧をこれらトランジスタのどちらが導通中
であるかと無関係に一定に維持することができる。しか
し、ノード３８の電圧の絶対値は４ビット半加算器の論
理状態に応じて変化し得る。例えば、全ての伝播トラン
ジスタＰ、、〜Ｐ、、。３が導通状態の場合にはノード
３８の電圧は＜ ＶＤＤ −■、になるが、これらトラ
ンジスタＰ、、〜Ｐ、３のどれか１つの電圧が ＞ＶＤ
Ｄ−Ｖ、であってトランジスタ５２．５４が電流通路が
ないために非導通になる場合にはそうはならない。
荷抵抗３２．３４に接続する。前段のキャリイルツクア
ヘッド回路からの桁上げ信号Ｃｎ−１−及びＣ１−１を
トランジスタ５２．５４のベース電極にそれぞれ供給す
る。次段のキャリイルツクアヘッド回路の桁上げ信号Ｃ
，，＋３及びＣ□３はトランジスタ５２．５４のコレク
タ回路からそれぞれ取り出す。 ＮＰＮ トランジス
タ５２．５４をロングテールペアとして接続すると、ノ
ード３８の電圧をこれらトランジスタのどちらが導通中
であるかと無関係に一定に維持することができる。しか
し、ノード３８の電圧の絶対値は４ビット半加算器の論
理状態に応じて変化し得る。例えば、全ての伝播トラン
ジスタＰ、、〜Ｐ、、。３が導通状態の場合にはノード
３８の電圧は＜ ＶＤＤ −■、になるが、これらトラ
ンジスタＰ、、〜Ｐ、３のどれか１つの電圧が ＞ＶＤ
Ｄ−Ｖ、であってトランジスタ５２．５４が電流通路が
ないために非導通になる場合にはそうはならない。
動作中、ワードＡ及びＢはそれぞれの段と関連する論理
ブロック１４〜２０のそれぞれの入力端子対にビットご
とに供給される。へＮＤゲート２２の出力はＡｉＸＢｉ
＝１の場合に高レベルになり、ＮＯＲゲート２４の出力
はＡ、＋Ｂｉ＝１の場合に高レベルになり、ＥＸＯＲ２
６の出力はＡｉ＋Ｂｉ＝１の場合に高レベルになる。
ブロック１４〜２０のそれぞれの入力端子対にビットご
とに供給される。へＮＤゲート２２の出力はＡｉＸＢｉ
＝１の場合に高レベルになり、ＮＯＲゲート２４の出力
はＡ、＋Ｂｉ＝１の場合に高レベルになり、ＥＸＯＲ２
６の出力はＡｉ＋Ｂｉ＝１の場合に高レベルになる。
各キャリイルツクアヘッド回路は次の下位段からの桁上
げ信号の状態をこれを次の上位のキャリイルツクアヘッ
ド回路に転送する前に変化させる必要がある否かを決定
する必要があり、回路内のＮＭＯＳ トランジスタの
導通が入力信号に応答して半加算器により変更される場
合に桁上げ信号の状態を変化する。
げ信号の状態をこれを次の上位のキャリイルツクアヘッ
ド回路に転送する前に変化させる必要がある否かを決定
する必要があり、回路内のＮＭＯＳ トランジスタの
導通が入力信号に応答して半加算器により変更される場
合に桁上げ信号の状態を変化する。
これがため、スイッチオン時のような無信号状態におい
てはＣｎ−１が高レベルでＣ，、−、が低レベルであり
、ＮＰＮ トランジスタは不十分な電流のために非導通
であり、トランジスタに７〜Ｋ ｎ ＋ ３が導通する
。トランジスタ５２のコレクタはトランジスタ Ｋｌ、
〜に７や３の導通のために低レベルになると共にトラン
ジスタ５４のコレクタは高レベルになり、従ってＣ、、
＋ ３が低レベルに、Ｃ７，３が高レベルになる。
てはＣｎ−１が高レベルでＣ，、−、が低レベルであり
、ＮＰＮ トランジスタは不十分な電流のために非導通
であり、トランジスタに７〜Ｋ ｎ ＋ ３が導通する
。トランジスタ５２のコレクタはトランジスタ Ｋｌ、
〜に７や３の導通のために低レベルになると共にトラン
ジスタ５４のコレクタは高レベルになり、従ってＣ、、
＋ ３が低レベルに、Ｃ７，３が高レベルになる。
トランジスタＰ１〜Ｐ、、。３の全てが導通する場合、
ノード３８の電圧は ＜ＶｆｌＤ−Ｖ、になるが、トラ
ンジスタ５２．５４の導通／非導通状態は前段のキャリ
イルツクアヘッド回路からの桁上げ信号の論理状態によ
り決まる。この状態においてはＣ７−１及びＣｎ−１の
極性が変化しても内部ノード４０〜４６の電位は変化し
ない。
ノード３８の電圧は ＜ＶｆｌＤ−Ｖ、になるが、トラ
ンジスタ５２．５４の導通／非導通状態は前段のキャリ
イルツクアヘッド回路からの桁上げ信号の論理状態によ
り決まる。この状態においてはＣ７−１及びＣｎ−１の
極性が変化しても内部ノード４０〜４６の電位は変化し
ない。
伝播トランジスタＰｆｉ〜Ｐ、、。３の１個以上が非導
通の場合にはトランジスタ５２．５４は電流通路がない
ために非導通になり、桁上げ信号Ｃ７゜３及びＣ７゜３
の値はトランジスタＧ、、〜Ｇ、、。３及びに、。
通の場合にはトランジスタ５２．５４は電流通路がない
ために非導通になり、桁上げ信号Ｃ７゜３及びＣ７゜３
の値はトランジスタＧ、、〜Ｇ、、。３及びに、。
〜に７゜、により決定される。この状態を説明するため
に、最上位桁の半加算器を考察し、八〇、３及びＢ７゜
３がともに“１パ又は“０”′の同一値を有するものと
すると、この場合にはトランジスタＧ７゜３又はＫｆｉ
。３何れか一方が導通し、他方のトランジスタＫ ｎ
＋ ３又はＧ ｎ ＋ ３が非導通になる。両入力が“
１゛の場合にはＧ ｎ ＋ ３が導通し、σ；Ｔを低レ
ベルに、Ｃ，ｌ＋３を高レベルにする。両入力が“０”
′の場合には逆になる。
に、最上位桁の半加算器を考察し、八〇、３及びＢ７゜
３がともに“１パ又は“０”′の同一値を有するものと
すると、この場合にはトランジスタＧ７゜３又はＫｆｉ
。３何れか一方が導通し、他方のトランジスタＫ ｎ
＋ ３又はＧ ｎ ＋ ３が非導通になる。両入力が“
１゛の場合にはＧ ｎ ＋ ３が導通し、σ；Ｔを低レ
ベルに、Ｃ，ｌ＋３を高レベルにする。両入力が“０”
′の場合には逆になる。
一般に、ノード３８に接続された伝播トランジスタＰ７
．３〜Ｐｆｉの１個以上が導通してノード３８からの低
インピーダンス通路を形成する場合、キャリイルツクア
ヘッド回路の出力は伝播トランジスタが非導通である次
の下位桁の半加算器により決定される。このことは論理
的に導くことができ、これは伝播トランジスタが導通す
るためには半加算器の２つの入力の１つが高レベルであ
る必要があり、これがためその前の桁の半加算器の人力
がともに“１′である場合には次の上位のキャリイルツ
クアヘッド回路への桁上げが存在するはずであり、また
その前の桁の半加算器の入力がともに“０″である場合
には次の高位のキャリイルツクアヘッド回路への桁上げ
は存在しないはずであるためである。
．３〜Ｐｆｉの１個以上が導通してノード３８からの低
インピーダンス通路を形成する場合、キャリイルツクア
ヘッド回路の出力は伝播トランジスタが非導通である次
の下位桁の半加算器により決定される。このことは論理
的に導くことができ、これは伝播トランジスタが導通す
るためには半加算器の２つの入力の１つが高レベルであ
る必要があり、これがためその前の桁の半加算器の人力
がともに“１′である場合には次の上位のキャリイルツ
クアヘッド回路への桁上げが存在するはずであり、また
その前の桁の半加算器の入力がともに“０″である場合
には次の高位のキャリイルツクアヘッド回路への桁上げ
は存在しないはずであるためである。
第１図に示す回路によれば桁上げ信号の伝播が一層高速
になる。その理由は、この桁上げ信号の伝播は既知のマ
ンチェスタチエインの特徴であるリプル効果と無量であ
るためである。また、キャリイルツクアヘッド回路の論
理回路網の半加算器をノード３８と電流源４８との間に
接続することにより、処理変化による回路の抵抗値の変
化、温度変動及び電圧変化が回路の動作に及ぼす影響を
無視することができる。
になる。その理由は、この桁上げ信号の伝播は既知のマ
ンチェスタチエインの特徴であるリプル効果と無量であ
るためである。また、キャリイルツクアヘッド回路の論
理回路網の半加算器をノード３８と電流源４８との間に
接続することにより、処理変化による回路の抵抗値の変
化、温度変動及び電圧変化が回路の動作に及ぼす影響を
無視することができる。
上述の回路はＰＭＯＳ及びＰＮＰ トランジスタを用い
て実現することもできるが、この場合にはＮＭＯＳ及び
ＮＰＮ トランジスタを用いる場合よりも長い信号処理
時間を要する。
て実現することもできるが、この場合にはＮＭＯＳ及び
ＮＰＮ トランジスタを用いる場合よりも長い信号処理
時間を要する。
第２及び第３図は桁上げ転送段１２の２つの変形例を示
し、これらの変形例はＮＰＮ トランジスタ５２゜５４
をロングテールペアとして接続したＮＭＯＳ トラン
ジスタ５６．５８と置き換えたものである。これらの回
路は第１図のものと比較して低速になる。その理由は、
既知のようにＣＭＯＳロジックはエミッタ結合ロジック
よりも低速であるためでる。
し、これらの変形例はＮＰＮ トランジスタ５２゜５４
をロングテールペアとして接続したＮＭＯＳ トラン
ジスタ５６．５８と置き換えたものである。これらの回
路は第１図のものと比較して低速になる。その理由は、
既知のようにＣＭＯＳロジックはエミッタ結合ロジック
よりも低速であるためでる。
第１及び第２図の回路の固定抵抗３２．３４は必要に応
じゲートとソースを短絡したデプリーション型ＮＭＯＳ
装置６０．６２として実現することができる。
じゲートとソースを短絡したデプリーション型ＮＭＯＳ
装置６０．６２として実現することができる。
第４図は桁上げ転送段１２内にダイナミックスブリット
レベル論理を用いるキャリイルツクアヘッド回路を示す
。ダイナミックスブリットレベル論理は欧州特許第０１
４９２７５１ＡＩ号明細書（特開昭６０＝１５７３３１
号に対応）に開示されており、これはＣＭＯＳ論理回路
のスイッチング速度を、ライン２８．３０上の論理状態
が対称に変化する際にこれに伴う電圧スイングを低減す
ることにより増大させる方法である。
レベル論理を用いるキャリイルツクアヘッド回路を示す
。ダイナミックスブリットレベル論理は欧州特許第０１
４９２７５１ＡＩ号明細書（特開昭６０＝１５７３３１
号に対応）に開示されており、これはＣＭＯＳ論理回路
のスイッチング速度を、ライン２８．３０上の論理状態
が対称に変化する際にこれに伴う電圧スイングを低減す
ることにより増大させる方法である。
第４図の回路において、論理回路網１０は第１図に示す
ものと゛同一であり、従って簡単のためにこれについて
は再び説明しない。しかし、ノード４６は電圧供給ライ
ン５０に直接接続しである点に注意されたい。
ものと゛同一であり、従って簡単のためにこれについて
は再び説明しない。しかし、ノード４６は電圧供給ライ
ン５０に直接接続しである点に注意されたい。
桁上げ転送段Ｉ２はＮＭＯＳトランジスタ６８．７０の
ソース・ドレイン通路と直列にソース・ドレイン通路が
接続されたＰＭＯＳ トランジスタロ４．６６を具え
ている。それぞれのカスコード接続トランジスタ回路６
４．６８及び６６、７０を電圧供給ライン３６と桁上げ
論理ライン２８．３０との間にそれぞれ接続する。
ソース・ドレイン通路と直列にソース・ドレイン通路が
接続されたＰＭＯＳ トランジスタロ４．６６を具え
ている。それぞれのカスコード接続トランジスタ回路６
４．６８及び６６、７０を電圧供給ライン３６と桁上げ
論理ライン２８．３０との間にそれぞれ接続する。
ＰＭＯＳトランジスタ６４．６６のゲート電極をライン
３０、２８に交差結合する。前記欧州特許明細書におい
て分離トランジスタと称されているＮＭＯＳ トラン
ジスタロ８．７０のゲート電極は１／２ ＶＤＤ＋ Ｖ
いの基準電圧源（図示せず）に接続する（ここでＶｔｈ
はＮＭＯＳ トランジスタのしきい値電圧である）。
３０、２８に交差結合する。前記欧州特許明細書におい
て分離トランジスタと称されているＮＭＯＳ トラン
ジスタロ８．７０のゲート電極は１／２ ＶＤＤ＋ Ｖ
いの基準電圧源（図示せず）に接続する（ここでＶｔｈ
はＮＭＯＳ トランジスタのしきい値電圧である）。
ＮＭＯＳ トランジスタ７２．７４のソース・ドレイン
通路をライン２８．３０間に直列に接続する。これらト
ランジスタ７２．７４のソース・ドレイン通路の共通接
続点をもってノード３８を構成し、このノードにＮＭＯ
ＳトランジスタＰ７のソース・ドレイン通路の一端を接
続する。前段のキャリイルツクアヘッド回路（図示せず
）からの桁上げ信号Ｃｎ Ｉ及びＣｎ、はＮＭＯＳ
トランジスタフ２．７４のゲートに供給する。桁上げ出
力Ｃｈ ＋ ３ ＋ Ｃｎ ＋ ３は直列接続トランジ
スタ６４．６８及び６６、７０の共通接続点７６、７８
がら取り出される。
通路をライン２８．３０間に直列に接続する。これらト
ランジスタ７２．７４のソース・ドレイン通路の共通接
続点をもってノード３８を構成し、このノードにＮＭＯ
ＳトランジスタＰ７のソース・ドレイン通路の一端を接
続する。前段のキャリイルツクアヘッド回路（図示せず
）からの桁上げ信号Ｃｎ Ｉ及びＣｎ、はＮＭＯＳ
トランジスタフ２．７４のゲートに供給する。桁上げ出
力Ｃｈ ＋ ３ ＋ Ｃｎ ＋ ３は直列接続トランジ
スタ６４．６８及び６６、７０の共通接続点７６、７８
がら取り出される。
動作中、ノード３８の電圧は、前段のキャリイルツクア
ヘッド回路からの桁上げ信号ｃ、、、Ｃ，。
ヘッド回路からの桁上げ信号ｃ、、、Ｃ，。
が変化しても変化せず、従って出力が対称なままとなる
。しかし、ノード３８の電圧は加算すべきピッ）Ａ、Ｂ
の２進値に応じて変化する。例えば、トランジスタＰ、
、〜Ｐｎ、３が導通ずる場合、ノード７６、７８の論理
状態はノード３８がｖＳＳ、即ちライン５０の電圧にあ
るにもかかわらず前段のキャリイルツクアヘッド回路か
らの対応する信号と同一の状態になり、Ｃ］及びＣ７−
５の極性の変化が内部ノード４０．４２．４６の電位変
化なしに出力Ｃｎ＋３＋Ｃｎ ＊ ３に反映される。
。しかし、ノード３８の電圧は加算すべきピッ）Ａ、Ｂ
の２進値に応じて変化する。例えば、トランジスタＰ、
、〜Ｐｎ、３が導通ずる場合、ノード７６、７８の論理
状態はノード３８がｖＳＳ、即ちライン５０の電圧にあ
るにもかかわらず前段のキャリイルツクアヘッド回路か
らの対応する信号と同一の状態になり、Ｃ］及びＣ７−
５の極性の変化が内部ノード４０．４２．４６の電位変
化なしに出力Ｃｎ＋３＋Ｃｎ ＊ ３に反映される。
例えばＣｎ−＋が高レベルで、ＮＭＯＳ トランジスタ
フ４が導通し、区］が低レベルでＮＭＯＳ トランジ
スタフ２が非導通の場合、ＰＭＯＳ Ｉ−ランジスタ
ロ４のゲート・ソース電圧が高電位になってこのトラン
ジスタ６４が導通ずる。ＮＭＯＳ トランジスタロ８
はこのとき高インピーダンスを有しているため、ノード
７６はＶＤＤ程度の電圧になり、従ってＣｎ＋３が高レ
ベルになる。他方、ＰＭＯＳ トランジスタロ６のゲ
ートは約２．５ボルトにあり、このトランジスタが僅か
に導通し、ＮＭＯＳトランジスタ７０のゲート・ソース
電圧が３．５ボルト程度になってトランジスタ７０が導
通し、ノード７８及び従ってＣ，、。３が３００ｍＶ程
度の低レベルになる。
フ４が導通し、区］が低レベルでＮＭＯＳ トランジ
スタフ２が非導通の場合、ＰＭＯＳ Ｉ−ランジスタ
ロ４のゲート・ソース電圧が高電位になってこのトラン
ジスタ６４が導通ずる。ＮＭＯＳ トランジスタロ８
はこのとき高インピーダンスを有しているため、ノード
７６はＶＤＤ程度の電圧になり、従ってＣｎ＋３が高レ
ベルになる。他方、ＰＭＯＳ トランジスタロ６のゲ
ートは約２．５ボルトにあり、このトランジスタが僅か
に導通し、ＮＭＯＳトランジスタ７０のゲート・ソース
電圧が３．５ボルト程度になってトランジスタ７０が導
通し、ノード７８及び従ってＣ，、。３が３００ｍＶ程
度の低レベルになる。
ライン２８が低レベルになり、ライン３０が高レベルに
なって次段のキャリイルツクアヘッド回路への桁上げ信
号が存在しないことを示す場合には、ＰＭＯＳ トラ
ンジスタロ６が導通してノード７８を高レベルにし、σ
；７を高レベルにする。他方、トランジスタ６４が僅か
に導通すると共にＮＭＯＳ トランジスタロ８が導通
してノード７６を低レベルにし、Ｃｎ ＋ ：Ｉを低レ
ベルにする。
なって次段のキャリイルツクアヘッド回路への桁上げ信
号が存在しないことを示す場合には、ＰＭＯＳ トラ
ンジスタロ６が導通してノード７８を高レベルにし、σ
；７を高レベルにする。他方、トランジスタ６４が僅か
に導通すると共にＮＭＯＳ トランジスタロ８が導通
してノード７６を低レベルにし、Ｃｎ ＋ ：Ｉを低レ
ベルにする。
ライン３０が低レベルになり、ライン２８が高レベルに
なると逆の状態が生ずる。
なると逆の状態が生ずる。
第５図は第４図に示す桁上げ転送段１２の変形例を示す
。相違点はＮＭＯＳ トランジスタロ８．７０を省略
した点にある。この実際上の効果は、ＰＭＯＳ トラ
ンジスタ６４．６６のゲート上の電圧スイングがノード
７６、７８における容量の充放電のために大きくなる点
にある。
。相違点はＮＭＯＳ トランジスタロ８．７０を省略
した点にある。この実際上の効果は、ＰＭＯＳ トラ
ンジスタ６４．６６のゲート上の電圧スイングがノード
７６、７８における容量の充放電のために大きくなる点
にある。
第５図と比較して、第４図の回路においてＮＭＯ５（分
離）トランジスタ６８．７０を設けることはライン２８
．３０上の電圧掃引が減少する利点、分離トランジスタ
６８又は７０が高インピーダンスを形成するために導通
ＰＭＯＳ トランジスタロ４．６６がライン２８又は
３０との接続点を再充電するのを阻止する利点、及び非
導通ＰＭＯ５トランジスタロ６又は６４が完全にカット
オフ状態にならず、その結果としてこの非導通トランジ
スタは実際上充電すべきノード７８又は７６を分離トラ
ンジスタ７０又は６８を経て充電する“用意“をととの
えているという利点をもたらす。
離）トランジスタ６８．７０を設けることはライン２８
．３０上の電圧掃引が減少する利点、分離トランジスタ
６８又は７０が高インピーダンスを形成するために導通
ＰＭＯＳ トランジスタロ４．６６がライン２８又は
３０との接続点を再充電するのを阻止する利点、及び非
導通ＰＭＯ５トランジスタロ６又は６４が完全にカット
オフ状態にならず、その結果としてこの非導通トランジ
スタは実際上充電すべきノード７８又は７６を分離トラ
ンジスタ７０又は６８を経て充電する“用意“をととの
えているという利点をもたらす。
第１図は論理回路網と桁上げ転送段とを具えるキャリイ
ルツクアヘッド回路の一実施例の回路図、第２及び第３
図は第１図に示す論理回路網とともに使用するのに好適
な桁上げ転送段の変形例の回路図、 第４図は桁上げ転送段にダイナミックスブリットレベル
論理を用いたキャリイルツクアヘッド回路の他の実施例
の回路図、 第５図は交差結合ＰＭＯＳ Ｉ−ランジスタを具える
桁上げ転送段の回路図である。 ｌＯ・・・論理回路網 １２・・・桁上げ転送段
１４、１６．１８．２０・・・論理ブロック２２・・・
ＡＮＤゲート ２４・・・ＮＯＲゲート２６・
・・ＥＸ−ＯＲゲート Ａ 、、”” Ａ ｎ ＋ ３ ＋ Ｂ ｎ〜Ｂ ｎ、
、 ・＋＋入力信号Ｇ、、〜Ｇ ｎ＋３・・・桁上げ゛
発生” ＮＭＯ３トランジスタＫｎ−に□３・・・桁上
げ“禁止°“ ＮＭＯ５トランジスタＰ、、〜Ｐ７＋３
・・・桁上げ“伝播”” ＮＭＯ５トランジスタ２８
、３０・・・桁上げ論理ライン ３２、３４・・・負荷抵抗 ３６・・・電圧供給ラ
イン３８・・・共通ノード ４０、４２．４４．４６・・・内部ノード４８・・・電
流源 ５０・・・電圧供給ライン５２、５４
・・・ＮＰＮ トランジスタＣ□Ｉ＋ Ｃｎ−１・・
・前段のキャリイルツクアヘッド回路からの桁上げ信号 Ｃ，、。３．Ｃ７や、・・・次段のキャリイルツクアヘ
ッド回路への桁上げ信号 ５６、５８・・・ＮＭＯ５トランジスタ６０、６２・・
・負荷ＮＭＯ５トランジスタロ４、６８ ； ６６、７
０・・・カスコード接続トランジスタ７２、７４・・・
ＮＭＯ５トランジスタ特許出願人 エヌ・ベー・フ
ィリップス・フルーイランペンファプリケン 代理人弁理士 杉 村 暁 秀同
弁理士 杉 村 興 作Ｆ
ｌ（３，１
ルツクアヘッド回路の一実施例の回路図、第２及び第３
図は第１図に示す論理回路網とともに使用するのに好適
な桁上げ転送段の変形例の回路図、 第４図は桁上げ転送段にダイナミックスブリットレベル
論理を用いたキャリイルツクアヘッド回路の他の実施例
の回路図、 第５図は交差結合ＰＭＯＳ Ｉ−ランジスタを具える
桁上げ転送段の回路図である。 ｌＯ・・・論理回路網 １２・・・桁上げ転送段
１４、１６．１８．２０・・・論理ブロック２２・・・
ＡＮＤゲート ２４・・・ＮＯＲゲート２６・
・・ＥＸ−ＯＲゲート Ａ 、、”” Ａ ｎ ＋ ３ ＋ Ｂ ｎ〜Ｂ ｎ、
、 ・＋＋入力信号Ｇ、、〜Ｇ ｎ＋３・・・桁上げ゛
発生” ＮＭＯ３トランジスタＫｎ−に□３・・・桁上
げ“禁止°“ ＮＭＯ５トランジスタＰ、、〜Ｐ７＋３
・・・桁上げ“伝播”” ＮＭＯ５トランジスタ２８
、３０・・・桁上げ論理ライン ３２、３４・・・負荷抵抗 ３６・・・電圧供給ラ
イン３８・・・共通ノード ４０、４２．４４．４６・・・内部ノード４８・・・電
流源 ５０・・・電圧供給ライン５２、５４
・・・ＮＰＮ トランジスタＣ□Ｉ＋ Ｃｎ−１・・
・前段のキャリイルツクアヘッド回路からの桁上げ信号 Ｃ，、。３．Ｃ７や、・・・次段のキャリイルツクアヘ
ッド回路への桁上げ信号 ５６、５８・・・ＮＭＯ５トランジスタ６０、６２・・
・負荷ＮＭＯ５トランジスタロ４、６８ ； ６６、７
０・・・カスコード接続トランジスタ７２、７４・・・
ＮＭＯ５トランジスタ特許出願人 エヌ・ベー・フ
ィリップス・フルーイランペンファプリケン 代理人弁理士 杉 村 暁 秀同
弁理士 杉 村 興 作Ｆ
ｌ（３，１
Claims (1)
- 【特許請求の範囲】 １、桁上げ転送段と該桁上げ転送段に接続された対称出
力端子を有する論理回路網とを具えるキャリィルックア
ヘッド回路であって、前記桁上げ転送段は各々第１、第
２及び第３端子を有する第１及び第２の能動スイッチン
グ装置を具え、それらの第１端子を前段のキャリィルッ
クアヘッド回路からのコンプリメンタリ入力桁上げ信号
を受信するよう接続し、それらの第２端子を相互接続し
て共通ノードを形成し、それらの第３端子を前記論理回
路網の対称出力端子にそれぞれ接続すると共に、それら
の第３端子に対称出力桁上げ信号を発生する第１及び第
２の負荷回路をそれぞれ接続し、且つ前記論理回路網は
ｎ群のスイッチング装置を具え（ｎは２以上の整数）、
各群は各々第１、第２及び第３端子を有する第１、第２
及び第３の能動スイッチング装置を具え、その第１スイ
ッチング装置の第２端子とその第２スイッチング装置の
第３端子を当該論理回路網の対称出力端子にそれぞれ接
続し、その第１スイッチング装置の第３端子とその第２
スイッチング装置の第２端子とその第３スイッチング装
置の第３端子とを内部ノードに接続し、第１群の第３ス
イッチング装置の第２端子を前記共通ノードに接続し、
第２群から第ｎ群の第３スイッチング装置の第２端子を
その直前の群の内部ノードに接続し、第ｎ群の内部ノー
ドを電圧供給ラインに結合し、各群のスイッチング装置
は加算すべき２数の対応する桁の２ビットＡ＿ｉ、Ｂ＿
ｉの論理加算に応答し、その論理結果Ａ＿ｉ×Ｂ＿ｉを
第１スイッチング装置の第１端子に供給し、その論理結
果＠Ａ＿ｉ＋Ｂ＿ｉ＠を第２スイッチング装置の第１端
子に供給し、その論理結果Ａ＿ｉ■Ｂ＿ｉ＝１を第３ス
イッチング装置の第１端子に供給したことを特徴とする
キャリィルックアヘッド回路。 ２、前記論理回路網の第１、第２及び第３能動スイッチ
ング装置はＮＭＯＳトランジスタとしたことを特徴とす
る特許請求の範囲１記載のキャリィルックアヘッド回路
。 ３、前記桁上げ転送段の第１及び第２能動スイッチング
装置はエミッタ電極が前記共通ノードに接続されたバイ
ポーラトランジスタとしたことを特徴とする特許請求の
範囲１又は２記載のキャリィルックアヘッド回路。 ４、前記桁上げ転送段の第１及び第２能動スイッチング
装置はソース電極が前記共通ノードに接続されたＮＭＯ
Ｓトランジスタとしたことを特徴とする特許請求の範囲
１又は２記載のキャリィルックアヘッド回路。 ５、前記桁上げ転送段の第１及び第２負荷回路は抵抗と
し、出力桁上げ信号はこの転送段の第１及び第２スイッ
チング装置の第３端子から取り出すようにしたことを特
徴とする特許請求の範囲３又は４記載のキャリィルック
アヘッド回路。 ６、前記論理回路の第ｎ群内の内部ノードを定電流源を
経て前記電圧供給ラインに接続したことを特徴とする特
許請求の範囲３、４又は５記載のキャリィルックアヘッ
ド回路。 ７、前記桁上げ転送段の第１及び第２の負荷回路は前記
第１及び第２スイッチング装置のそれぞれの第３端子と
他の電圧供給ラインとの間に接続されたドレイン−ソー
ス通路を有する第１及び第２ＰＭＯＳトランジスタで構
成し、該第１及び第２ＰＭＯＳトランジスタのゲート電
極を前記第２及び第１スイッチング装置の第３端子に交
差結合したことを特徴とする特許請求の範囲４記載のキ
ャリィルックアヘッド回路。 ８、前記桁上げ転送段の第１及び第２負荷回路は前記第
１及び第２スイッチング装置の第３端子と他の電圧供給
ラインとの間にそれぞれ接続された第１及び第２のカス
コード接続 ＰＭＯＳ及びＮＭＯＳトランジスタ回路で構成し、該第
１及び第２トランジスタ回路のＮＭＯＳトランジスタの
ゲート電極を基準電圧源に接続すると共にＰＭＯＳトラ
ンジスタのゲート電極を第２及び第１スイッチング装置
の第３端子に交差結合し、且つ対称桁上げ出力信号をこ
れらＰＭＯＳ及びＮＭＯＳトランジスタの共通接続点か
ら取り出すようにしたことを特徴とする特許請求の範囲
４記載のキャリィルックアヘッド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8725625 | 1987-11-02 | ||
| GB8725625A GB2211966A (en) | 1987-11-02 | 1987-11-02 | Digital integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166128A true JPH01166128A (ja) | 1989-06-30 |
Family
ID=10626288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273365A Pending JPH01166128A (ja) | 1987-11-02 | 1988-10-31 | キャリィルックアヘッド回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4962471A (ja) |
| EP (1) | EP0318075B1 (ja) |
| JP (1) | JPH01166128A (ja) |
| KR (1) | KR890008999A (ja) |
| CN (1) | CN1014557B (ja) |
| DE (1) | DE3886707T2 (ja) |
| FI (1) | FI94990C (ja) |
| GB (1) | GB2211966A (ja) |
| IE (1) | IE62171B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5092919A (en) * | 1991-01-15 | 1992-03-03 | Imperial Chemical Industries Plc | Certain 2-(2'-methyl-3',4'-trisubstituted benzoyl)-1,3-cyclohexanediones |
| KR100225594B1 (ko) * | 1991-03-29 | 1999-10-15 | 가나이 쯔도무 | 반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 |
| FR2683349B1 (fr) * | 1991-10-31 | 1996-10-04 | France Telecom | Reseau de resistances binaires et son utilisation pour l'etiquetage de composantes connexes d'images numerisees en vision artificielle. |
| US5276635A (en) * | 1992-02-04 | 1994-01-04 | Motorola, Inc. | Method and apparatus for performing carry look-ahead addition in a data processor |
| US5636156A (en) * | 1994-12-12 | 1997-06-03 | International Business Machines Corporation | Adder with improved carry lookahead structure |
| US5619442A (en) * | 1995-04-07 | 1997-04-08 | National Semiconductor Corporation | Alternating polarity carry look ahead adder circuit |
| KR100244396B1 (ko) * | 1996-12-30 | 2000-02-01 | 김영환 | 캐리 룩어헤드 가산기 |
| RU2131145C1 (ru) * | 1998-06-16 | 1999-05-27 | Закрытое акционерное общество Научно-технический центр "Модуль" | Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор |
| US7028069B1 (en) * | 2000-05-01 | 2006-04-11 | Raza Microelectronics Inc. | Dynamic circuit using exclusive states |
| CN104300965B (zh) * | 2014-10-01 | 2017-06-30 | 黑龙江大学 | 采用带通阈加载技术的k值和十值半加器和半减器的构建方法及其电路 |
| US10223071B2 (en) * | 2017-04-14 | 2019-03-05 | Qualcomm Incorporated | Energy-efficient variable power adder and methods of use thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8304400A (nl) * | 1983-12-22 | 1985-07-16 | Philips Nv | Digitale geintegreerde schakeling met complementaire veldeffekttransistoren. |
| JPS60205631A (ja) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | 全加算回路 |
| US4563751A (en) * | 1984-04-26 | 1986-01-07 | Motorola, Inc. | Carry propagate adder circuit which differentially senses a carry input |
| JPS61143841A (ja) * | 1984-12-17 | 1986-07-01 | Nippon Telegr & Teleph Corp <Ntt> | トランスフアゲ−トを用いた論理回路 |
| JPS62111325A (ja) * | 1985-07-12 | 1987-05-22 | Mitsubishi Electric Corp | マンチェスタ型キャリィ伝搬回路 |
-
1987
- 1987-11-02 GB GB8725625A patent/GB2211966A/en not_active Withdrawn
-
1988
- 1988-10-20 US US07/260,155 patent/US4962471A/en not_active Expired - Fee Related
- 1988-10-28 IE IE326488A patent/IE62171B1/en not_active IP Right Cessation
- 1988-10-28 FI FI884979A patent/FI94990C/fi not_active IP Right Cessation
- 1988-10-28 EP EP88202403A patent/EP0318075B1/en not_active Expired - Lifetime
- 1988-10-28 DE DE3886707T patent/DE3886707T2/de not_active Expired - Fee Related
- 1988-10-31 JP JP63273365A patent/JPH01166128A/ja active Pending
- 1988-10-31 CN CN88107554A patent/CN1014557B/zh not_active Expired
- 1988-11-01 KR KR1019880014313A patent/KR890008999A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| FI94990C (fi) | 1995-11-27 |
| DE3886707T2 (de) | 1994-06-30 |
| DE3886707D1 (de) | 1994-02-10 |
| CN1014557B (zh) | 1991-10-30 |
| GB8725625D0 (en) | 1987-12-09 |
| FI94990B (fi) | 1995-08-15 |
| CN1032985A (zh) | 1989-05-17 |
| EP0318075A3 (en) | 1991-04-24 |
| EP0318075B1 (en) | 1993-12-29 |
| KR890008999A (ko) | 1989-07-13 |
| IE62171B1 (en) | 1994-12-28 |
| FI884979A (fi) | 1989-05-03 |
| FI884979A0 (fi) | 1988-10-28 |
| EP0318075A2 (en) | 1989-05-31 |
| IE883264L (en) | 1989-05-02 |
| GB2211966A (en) | 1989-07-12 |
| US4962471A (en) | 1990-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4575648A (en) | Complementary field effect transistor EXCLUSIVE OR logic gates | |
| US4570084A (en) | Clocked differential cascode voltage switch logic systems | |
| US5382844A (en) | Logic circuit for asynchronous circuits with n-channel logic block and p-channel logic block inverse thereto | |
| US4091293A (en) | Majority decision logic circuit | |
| JPH01166128A (ja) | キャリィルックアヘッド回路 | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US3900742A (en) | Threshold logic using complementary mos device | |
| US4918640A (en) | Adder cell having a sum part and a carry part | |
| JPH0556048B2 (ja) | ||
| US4583192A (en) | MOS full adder circuit | |
| US5250855A (en) | Fast logic circuits | |
| US8135768B2 (en) | Adder with reduced capacitance | |
| US4631425A (en) | Logic gate circuit having P- and N- channel transistors coupled in parallel | |
| US5812521A (en) | Static adder using BICMOS emitter dot circuits | |
| US5182472A (en) | Logic circuit with bipolar CMOS configuration | |
| EP0302764B1 (en) | Circuit for comparing magnitudes of binary signals | |
| JPS60142620A (ja) | 半導体集積回路 | |
| JP3355513B2 (ja) | 論理回路 | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| US20040145389A1 (en) | High speed current mode NOR logic circuit | |
| US4862017A (en) | Current-mirror transistor logic circuit | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 | |
| JPH04372222A (ja) | 半導体回路装置 | |
| KR930010941B1 (ko) | 전가산기 집적회로 | |
| JPS6331219A (ja) | 出力バツフア回路 |