JPH01166128A - キャリィルックアヘッド回路 - Google Patents
キャリィルックアヘッド回路Info
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- JPH01166128A JPH01166128A JP63273365A JP27336588A JPH01166128A JP H01166128 A JPH01166128 A JP H01166128A JP 63273365 A JP63273365 A JP 63273365A JP 27336588 A JP27336588 A JP 27336588A JP H01166128 A JPH01166128 A JP H01166128A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル集積回路、特に加算回路用キャリイ
ルツクアヘッド回路に関するものである。
ルツクアヘッド回路に関するものである。
マンチェスタチエインとして一般に知られている並列演
算装置はrlnstitution of Elect
ricalEngineers Jにおいて1960年
3月1日に配布され、1960年11月に発表された論
文番号第3302 M号の“A paralell a
rithmetic unit usinga 5at
urated−transistor fast−ca
rry circuits”第573〜584真に記載
されている。このマンチェスタチエインは公知の並列加
算器であり、2つの数の加算を複数の段でビットごとに
行なうものである。2つの数を段ごとに加算する場合、
桁上げが生じたときにこれを上位の次の段に伝播し加算
処理に含める必要がある。このタイプの並列加算器の欠
点は桁上げ信号のりプル(順送り)のために低速であり
、信号処理時間が段数の2乗に比例する点にある。更に
、マンチェスタチエインからの桁上げ出力は非対称であ
るため、対称桁上げ信号が必要とされる場合には第2の
コンプリメンタリ加算器を必要とする。
算装置はrlnstitution of Elect
ricalEngineers Jにおいて1960年
3月1日に配布され、1960年11月に発表された論
文番号第3302 M号の“A paralell a
rithmetic unit usinga 5at
urated−transistor fast−ca
rry circuits”第573〜584真に記載
されている。このマンチェスタチエインは公知の並列加
算器であり、2つの数の加算を複数の段でビットごとに
行なうものである。2つの数を段ごとに加算する場合、
桁上げが生じたときにこれを上位の次の段に伝播し加算
処理に含める必要がある。このタイプの並列加算器の欠
点は桁上げ信号のりプル(順送り)のために低速であり
、信号処理時間が段数の2乗に比例する点にある。更に
、マンチェスタチエインからの桁上げ出力は非対称であ
るため、対称桁上げ信号が必要とされる場合には第2の
コンプリメンタリ加算器を必要とする。
r A System Perspective J
N、H,E、Weste及びに、 Bshraghia
n著、Addison−Wesley 出版社発行、
第169〜171 頁の”Prtnciples of
CMOS VLSI Destgn」にカスケード電
圧スイッチロジック(CVSL)が記載されている。C
VSLは真値信号とコンプリメンタリ信号である対称信
号を必要とする差動型の論理回路である。これらの信号
を同時に発生し得るようにするため2つのコンプリメン
タリスイッチ構造を設け、1対の交差結合PMOSプル
アップトランジスタに接続している。そして、PMOS
プルアップトランジスタに正帰還を与えてゲートをスイ
ンチせしめている。
N、H,E、Weste及びに、 Bshraghia
n著、Addison−Wesley 出版社発行、
第169〜171 頁の”Prtnciples of
CMOS VLSI Destgn」にカスケード電
圧スイッチロジック(CVSL)が記載されている。C
VSLは真値信号とコンプリメンタリ信号である対称信
号を必要とする差動型の論理回路である。これらの信号
を同時に発生し得るようにするため2つのコンプリメン
タリスイッチ構造を設け、1対の交差結合PMOSプル
アップトランジスタに接続している。そして、PMOS
プルアップトランジスタに正帰還を与えてゲートをスイ
ンチせしめている。
カスコード交差結合NMOS −PMO5負荷を交差結
合PMOSプルアップトランジスタの代りに設け、NM
O5装置のゲートを基準電圧に接続して成る変形CVS
Lはもっと速いスイッチング時間を生ずる電気的動作を
発生する。このカスコード交差結合NMOS −PMO
S負荷を有する変形論理回路は差動スプリットレベル(
DSL)論理回路と称される。
合PMOSプルアップトランジスタの代りに設け、NM
O5装置のゲートを基準電圧に接続して成る変形CVS
Lはもっと速いスイッチング時間を生ずる電気的動作を
発生する。このカスコード交差結合NMOS −PMO
S負荷を有する変形論理回路は差動スプリットレベル(
DSL)論理回路と称される。
真値信号とコンブリメント信号を発生させるためにスイ
ッチ構造を2重にすることは、回路を集積化するときに
各段2重回路を与える必要があるために各段に相当大き
なチップ面積が必要になる1欠点を生ずる。チップ面積
を節約できればチップ内に一層多くの論理回路段を設け
ることができる。
ッチ構造を2重にすることは、回路を集積化するときに
各段2重回路を与える必要があるために各段に相当大き
なチップ面積が必要になる1欠点を生ずる。チップ面積
を節約できればチップ内に一層多くの論理回路段を設け
ることができる。
本発明の目的はディジタル集積回路の構成を簡単化し、
且つその速度を増大することにある。
且つその速度を増大することにある。
本発明は桁上げ転送段と該桁上げ転送段に接続された対
称出力端子を有する論理回路網とを具えるキャリイルツ
クアヘッド回路であって、前記桁上げ転送段は各々第1
、第2及び第3端子を有する第1及び第2の能動スイッ
チング装置を具え、それらの第1端子を前段のキャリイ
ルツクアヘッド回路からのコンプリメンタリ入力桁上げ
信号を受信するよう接続し、それらの第2端子を相互接
続して共通ノードを形成し、それらの第3端子を前記論
理回路網の対称出力端子にそれぞれ接続すると共に、そ
れらの第3端子に対称出力桁上げ信号を発生する第1及
び第2の負荷回路をそれぞれ接続し、且つ前記論理回路
網はn群のスイッチング装置を具え(nは2以上の整数
)、各群は各々第1、第2及び第3端子を有する第1、
第2及び第3の能動スイッチング装置を具え、その第1
スイッチング装置の第2端子とその第2スイッチング装
置の第3端子を当該論理回路網の対称出力端子にそれぞ
れ接続し、その第1スイッチング装置の第3端子とその
第2スイッチング装置の第2端子とその第3スイッチン
グ装置の第3端子とを内部ノードに接続し、第1群の第
3スイッチング装置の第2端子を前記共通ノードに接続
し、第2群から第n群の第3スイッチング装置の第2端
子をその直前の群の内部ノードに接続し、第n群の内部
ノードを電圧供給ラインに結合し、各群のスイッチング
装置は加算すべき2数の対応する桁の2ピッ1−At、
B、の論理加算に応答し、その論理結果A、XB、を第
1スイッチング装置の第1端子に供給し、その論理結果
A、+Biを第2スイッチング装置の第1端子に供給し
、その論理結果A、0Bi=iを第3スイッチング装置
の第1端子に供給したことを特徴とする。
称出力端子を有する論理回路網とを具えるキャリイルツ
クアヘッド回路であって、前記桁上げ転送段は各々第1
、第2及び第3端子を有する第1及び第2の能動スイッ
チング装置を具え、それらの第1端子を前段のキャリイ
ルツクアヘッド回路からのコンプリメンタリ入力桁上げ
信号を受信するよう接続し、それらの第2端子を相互接
続して共通ノードを形成し、それらの第3端子を前記論
理回路網の対称出力端子にそれぞれ接続すると共に、そ
れらの第3端子に対称出力桁上げ信号を発生する第1及
び第2の負荷回路をそれぞれ接続し、且つ前記論理回路
網はn群のスイッチング装置を具え(nは2以上の整数
)、各群は各々第1、第2及び第3端子を有する第1、
第2及び第3の能動スイッチング装置を具え、その第1
スイッチング装置の第2端子とその第2スイッチング装
置の第3端子を当該論理回路網の対称出力端子にそれぞ
れ接続し、その第1スイッチング装置の第3端子とその
第2スイッチング装置の第2端子とその第3スイッチン
グ装置の第3端子とを内部ノードに接続し、第1群の第
3スイッチング装置の第2端子を前記共通ノードに接続
し、第2群から第n群の第3スイッチング装置の第2端
子をその直前の群の内部ノードに接続し、第n群の内部
ノードを電圧供給ラインに結合し、各群のスイッチング
装置は加算すべき2数の対応する桁の2ピッ1−At、
B、の論理加算に応答し、その論理結果A、XB、を第
1スイッチング装置の第1端子に供給し、その論理結果
A、+Biを第2スイッチング装置の第1端子に供給し
、その論理結果A、0Bi=iを第3スイッチング装置
の第1端子に供給したことを特徴とする。
この論理回路網は多くの既知の加算回路の特徴である第
2のコンプリメンタリ論理回路網を用いる必要なしに対
称出力を桁上げ転送段に供給することができる。従って
、既知の回路より能動スイッチング装置の数が少なくな
り、チップ面積及び電流の節約が得られる。更に論理段
からの対称出力は桁上げ転送段の種々の実現に対し好適
な入力を構成し、これら転送段を製造の簡単化や動作速
度に対し最適にすることができる。
2のコンプリメンタリ論理回路網を用いる必要なしに対
称出力を桁上げ転送段に供給することができる。従って
、既知の回路より能動スイッチング装置の数が少なくな
り、チップ面積及び電流の節約が得られる。更に論理段
からの対称出力は桁上げ転送段の種々の実現に対し好適
な入力を構成し、これら転送段を製造の簡単化や動作速
度に対し最適にすることができる。
必要に応じ論理回路網の能動スイッチング装置はNMO
S トランジスタとすることができる。
S トランジスタとすることができる。
桁上げ転送段の第1及び第2スインチング装置はロング
テールペアとして共通ノードに接続する。
テールペアとして共通ノードに接続する。
この場合、共通ノードの電圧は桁上げ信号の極性が反転
しても殆んど変化しない。論理回路網の第3スイッチン
グ装置が導通している場合には入力桁上げ信号の極性の
変化が内部ノードの電圧に何の変化も生じることなく出
力桁上げ信号に略々同時に反映され、時間の節約及び速
度の向上が得られる。
しても殆んど変化しない。論理回路網の第3スイッチン
グ装置が導通している場合には入力桁上げ信号の極性の
変化が内部ノードの電圧に何の変化も生じることなく出
力桁上げ信号に略々同時に反映され、時間の節約及び速
度の向上が得られる。
本発明の一実施例では、桁上げ転送段の第1及び第2能
動スイッチング装置をロングテールペアとして接続した
バイポーラトランジスタとし、これによりこの転送段を
これらのスイッチングトランジスタをNMOS トラ
ンジスタとする本発明の他の実施例よりも高速度のEC
L論理で動作し得るようにする。但し、全MOSチップ
の製造の方が、バイポーラトランジスタとMOS トラ
ンジスタを同一の集積回路に組み込む場合よりも容易で
ある。
動スイッチング装置をロングテールペアとして接続した
バイポーラトランジスタとし、これによりこの転送段を
これらのスイッチングトランジスタをNMOS トラ
ンジスタとする本発明の他の実施例よりも高速度のEC
L論理で動作し得るようにする。但し、全MOSチップ
の製造の方が、バイポーラトランジスタとMOS トラ
ンジスタを同一の集積回路に組み込む場合よりも容易で
ある。
構造の簡単化と動作速とを妥協させた桁上げ転送段の他
の実施例では、負荷回路を第1及び第2のカスコード接
続PMOS及びNMOS トランジスタで構成する。
の実施例では、負荷回路を第1及び第2のカスコード接
続PMOS及びNMOS トランジスタで構成する。
NMOS トランジスタのゲートは1/2VDD+V
い(ここで■いはNMOS トランジスタのしきい値
電圧)程度の基準電圧に保つ。PMOS トランジスタ
のゲート電極は交差結合する。NMOSトランジスタは
分離トランジスタとして機能し、それらのゲートを基準
電圧に保つことにより桁上げ信号の極性の反転に伴う電
圧スイングが小さくなり、従って動作がNMO3分離ト
ランジスタを具えない転送段に比べてかなり速くなる。
い(ここで■いはNMOS トランジスタのしきい値
電圧)程度の基準電圧に保つ。PMOS トランジスタ
のゲート電極は交差結合する。NMOSトランジスタは
分離トランジスタとして機能し、それらのゲートを基準
電圧に保つことにより桁上げ信号の極性の反転に伴う電
圧スイングが小さくなり、従って動作がNMO3分離ト
ランジスタを具えない転送段に比べてかなり速くなる。
図面につき本発明を説明する。
第1図は例えば32ビットの長さを有する2つのワード
A及び・Bの対応する位の4ビットを互に加算するそれ
ぞれの加算器と関連する複数個のキャリイルツクアヘッ
ド回路の1つを示すものである。
A及び・Bの対応する位の4ビットを互に加算するそれ
ぞれの加算器と関連する複数個のキャリイルツクアヘッ
ド回路の1つを示すものである。
各キャリイルツクアヘッド回路は2つの部分を具えるも
のとみなすことができる。第1の部分はNMOS技術で
実現された直列に接続された4個の半加算器から成る論
理回路網10を具える。第2の部分はバイポーラ技術で
実現された桁上げ転送段12を具える。
のとみなすことができる。第1の部分はNMOS技術で
実現された直列に接続された4個の半加算器から成る論
理回路網10を具える。第2の部分はバイポーラ技術で
実現された桁上げ転送段12を具える。
論理回路網10において、入力信号のビット対An及び
B n ”” A n + 3及び87.3が各々AN
Dゲート22. NORゲート24及び排他0R(EX
−OR)ゲート26を具える同一の論理ブロック14.
16.18及び20に供給される。それぞれのANDゲ
ートの出力端子は桁上げ°°光発生 NMOS ト
ランジスタG、、〜G□3のゲート電極に接続する。そ
れぞれのNORゲート24の出力端子は桁上げ“禁止”
NMOS トランジスタに、l〜K n + 3
のゲート電極に接続する。最後に、それぞれのEX−O
Rゲート26の出力端子は桁上げパ伝播” NMOS
トランジスタP、、〜P□3のゲート電極に接続する
。
B n ”” A n + 3及び87.3が各々AN
Dゲート22. NORゲート24及び排他0R(EX
−OR)ゲート26を具える同一の論理ブロック14.
16.18及び20に供給される。それぞれのANDゲ
ートの出力端子は桁上げ°°光発生 NMOS ト
ランジスタG、、〜G□3のゲート電極に接続する。そ
れぞれのNORゲート24の出力端子は桁上げ“禁止”
NMOS トランジスタに、l〜K n + 3
のゲート電極に接続する。最後に、それぞれのEX−O
Rゲート26の出力端子は桁上げパ伝播” NMOS
トランジスタP、、〜P□3のゲート電極に接続する
。
それぞれのNMOS トランジスタ対G、、に、l〜
C11+ 31 K□3のソース−ドレイン通路は直
列に接続し、この4対の直列接続トランジスタを桁上げ
論理ライン28.30間に並列に接続する。これらのラ
イン28.30は桁上げ転送段12に結合し、この段に
おいてこれらのラインをそれぞれ2キロオームの負荷抵
抗32.34を経て5ボルトの電圧供給ライン36に接
続する。NFIOSトランジスタP。〜p 、、、、の
ソース−ドレイン通路は直列に接続し、トランジスタP
7のドレイン電極を桁上げ転送段12のノード38に接
続する。トランジスタ対Kn。
C11+ 31 K□3のソース−ドレイン通路は直
列に接続し、この4対の直列接続トランジスタを桁上げ
論理ライン28.30間に並列に接続する。これらのラ
イン28.30は桁上げ転送段12に結合し、この段に
おいてこれらのラインをそれぞれ2キロオームの負荷抵
抗32.34を経て5ボルトの電圧供給ライン36に接
続する。NFIOSトランジスタP。〜p 、、、、の
ソース−ドレイン通路は直列に接続し、トランジスタP
7のドレイン電極を桁上げ転送段12のノード38に接
続する。トランジスタ対Kn。
G n ; Kn++ + CII+1及びKn+
2+Gn+2のソースドレイン通路のそれぞれの共通接
続点をトランジスタ対P、、、P、、。I ; Pn
+i Pn+2及びP 、l+2+P 、l+:l+
のソース−ドレイン通路のそれぞれの共通接続点に接続
して内部ノード40.42及び44を形成する。トラン
ジスタPfi。3のソースをトランジスタ対K n +
3+ CB + 3のソース−ドレイン通路の共通接
続点に接続して内部ノード46を形成する。このノード
46と0ボルトである電圧供給ライン50との間に20
0μへの定電流源48を接続する。図示の回路の論理回
路網10は既知のマンチェスタチエイン回路に類似して
いるが、図示の回路は外部接続が相違し、特にノード4
6を電流源48を経てライン50に接続するため、桁上
げ信号のりプル(順送り)を生じない。また、この回路
網10はライン28.30に対称論理状態を発生し得る
。
2+Gn+2のソースドレイン通路のそれぞれの共通接
続点をトランジスタ対P、、、P、、。I ; Pn
+i Pn+2及びP 、l+2+P 、l+:l+
のソース−ドレイン通路のそれぞれの共通接続点に接続
して内部ノード40.42及び44を形成する。トラン
ジスタPfi。3のソースをトランジスタ対K n +
3+ CB + 3のソース−ドレイン通路の共通接
続点に接続して内部ノード46を形成する。このノード
46と0ボルトである電圧供給ライン50との間に20
0μへの定電流源48を接続する。図示の回路の論理回
路網10は既知のマンチェスタチエイン回路に類似して
いるが、図示の回路は外部接続が相違し、特にノード4
6を電流源48を経てライン50に接続するため、桁上
げ信号のりプル(順送り)を生じない。また、この回路
網10はライン28.30に対称論理状態を発生し得る
。
桁上げ転送段12はロングテールペアとして接続された
NPN トランジスタ52.54を具え、これらトラン
ジスタのエミッタ電極をノード38に接続する。
NPN トランジスタ52.54を具え、これらトラン
ジスタのエミッタ電極をノード38に接続する。
トランジスタ52.54のコレクタ電極をそれぞれの負
荷抵抗32.34に接続する。前段のキャリイルツクア
ヘッド回路からの桁上げ信号Cn−1−及びC1−1を
トランジスタ52.54のベース電極にそれぞれ供給す
る。次段のキャリイルツクアヘッド回路の桁上げ信号C
,,+3及びC□3はトランジスタ52.54のコレク
タ回路からそれぞれ取り出す。 NPN トランジス
タ52.54をロングテールペアとして接続すると、ノ
ード38の電圧をこれらトランジスタのどちらが導通中
であるかと無関係に一定に維持することができる。しか
し、ノード38の電圧の絶対値は4ビット半加算器の論
理状態に応じて変化し得る。例えば、全ての伝播トラン
ジスタP、、〜P、、。3が導通状態の場合にはノード
38の電圧は< VDD −■、になるが、これらトラ
ンジスタP、、〜P、3のどれか1つの電圧が >VD
D−V、であってトランジスタ52.54が電流通路が
ないために非導通になる場合にはそうはならない。
荷抵抗32.34に接続する。前段のキャリイルツクア
ヘッド回路からの桁上げ信号Cn−1−及びC1−1を
トランジスタ52.54のベース電極にそれぞれ供給す
る。次段のキャリイルツクアヘッド回路の桁上げ信号C
,,+3及びC□3はトランジスタ52.54のコレク
タ回路からそれぞれ取り出す。 NPN トランジス
タ52.54をロングテールペアとして接続すると、ノ
ード38の電圧をこれらトランジスタのどちらが導通中
であるかと無関係に一定に維持することができる。しか
し、ノード38の電圧の絶対値は4ビット半加算器の論
理状態に応じて変化し得る。例えば、全ての伝播トラン
ジスタP、、〜P、、。3が導通状態の場合にはノード
38の電圧は< VDD −■、になるが、これらトラ
ンジスタP、、〜P、3のどれか1つの電圧が >VD
D−V、であってトランジスタ52.54が電流通路が
ないために非導通になる場合にはそうはならない。
動作中、ワードA及びBはそれぞれの段と関連する論理
ブロック14〜20のそれぞれの入力端子対にビットご
とに供給される。へNDゲート22の出力はAiXBi
=1の場合に高レベルになり、NORゲート24の出力
はA、+Bi=1の場合に高レベルになり、EXOR2
6の出力はAi+Bi=1の場合に高レベルになる。
ブロック14〜20のそれぞれの入力端子対にビットご
とに供給される。へNDゲート22の出力はAiXBi
=1の場合に高レベルになり、NORゲート24の出力
はA、+Bi=1の場合に高レベルになり、EXOR2
6の出力はAi+Bi=1の場合に高レベルになる。
各キャリイルツクアヘッド回路は次の下位段からの桁上
げ信号の状態をこれを次の上位のキャリイルツクアヘッ
ド回路に転送する前に変化させる必要がある否かを決定
する必要があり、回路内のNMOS トランジスタの
導通が入力信号に応答して半加算器により変更される場
合に桁上げ信号の状態を変化する。
げ信号の状態をこれを次の上位のキャリイルツクアヘッ
ド回路に転送する前に変化させる必要がある否かを決定
する必要があり、回路内のNMOS トランジスタの
導通が入力信号に応答して半加算器により変更される場
合に桁上げ信号の状態を変化する。
これがため、スイッチオン時のような無信号状態におい
てはCn−1が高レベルでC,、−、が低レベルであり
、NPN トランジスタは不十分な電流のために非導通
であり、トランジスタに7〜K n + 3が導通する
。トランジスタ52のコレクタはトランジスタ Kl、
〜に7や3の導通のために低レベルになると共にトラン
ジスタ54のコレクタは高レベルになり、従ってC、、
+ 3が低レベルに、C7,3が高レベルになる。
てはCn−1が高レベルでC,、−、が低レベルであり
、NPN トランジスタは不十分な電流のために非導通
であり、トランジスタに7〜K n + 3が導通する
。トランジスタ52のコレクタはトランジスタ Kl、
〜に7や3の導通のために低レベルになると共にトラン
ジスタ54のコレクタは高レベルになり、従ってC、、
+ 3が低レベルに、C7,3が高レベルになる。
トランジスタP1〜P、、。3の全てが導通する場合、
ノード38の電圧は <VflD−V、になるが、トラ
ンジスタ52.54の導通/非導通状態は前段のキャリ
イルツクアヘッド回路からの桁上げ信号の論理状態によ
り決まる。この状態においてはC7−1及びCn−1の
極性が変化しても内部ノード40〜46の電位は変化し
ない。
ノード38の電圧は <VflD−V、になるが、トラ
ンジスタ52.54の導通/非導通状態は前段のキャリ
イルツクアヘッド回路からの桁上げ信号の論理状態によ
り決まる。この状態においてはC7−1及びCn−1の
極性が変化しても内部ノード40〜46の電位は変化し
ない。
伝播トランジスタPfi〜P、、。3の1個以上が非導
通の場合にはトランジスタ52.54は電流通路がない
ために非導通になり、桁上げ信号C7゜3及びC7゜3
の値はトランジスタG、、〜G、、。3及びに、。
通の場合にはトランジスタ52.54は電流通路がない
ために非導通になり、桁上げ信号C7゜3及びC7゜3
の値はトランジスタG、、〜G、、。3及びに、。
〜に7゜、により決定される。この状態を説明するため
に、最上位桁の半加算器を考察し、八〇、3及びB7゜
3がともに“1パ又は“0”′の同一値を有するものと
すると、この場合にはトランジスタG7゜3又はKfi
。3何れか一方が導通し、他方のトランジスタK n
+ 3又はG n + 3が非導通になる。両入力が“
1゛の場合にはG n + 3が導通し、σ;Tを低レ
ベルに、C,l+3を高レベルにする。両入力が“0”
′の場合には逆になる。
に、最上位桁の半加算器を考察し、八〇、3及びB7゜
3がともに“1パ又は“0”′の同一値を有するものと
すると、この場合にはトランジスタG7゜3又はKfi
。3何れか一方が導通し、他方のトランジスタK n
+ 3又はG n + 3が非導通になる。両入力が“
1゛の場合にはG n + 3が導通し、σ;Tを低レ
ベルに、C,l+3を高レベルにする。両入力が“0”
′の場合には逆になる。
一般に、ノード38に接続された伝播トランジスタP7
.3〜Pfiの1個以上が導通してノード38からの低
インピーダンス通路を形成する場合、キャリイルツクア
ヘッド回路の出力は伝播トランジスタが非導通である次
の下位桁の半加算器により決定される。このことは論理
的に導くことができ、これは伝播トランジスタが導通す
るためには半加算器の2つの入力の1つが高レベルであ
る必要があり、これがためその前の桁の半加算器の人力
がともに“1′である場合には次の上位のキャリイルツ
クアヘッド回路への桁上げが存在するはずであり、また
その前の桁の半加算器の入力がともに“0″である場合
には次の高位のキャリイルツクアヘッド回路への桁上げ
は存在しないはずであるためである。
.3〜Pfiの1個以上が導通してノード38からの低
インピーダンス通路を形成する場合、キャリイルツクア
ヘッド回路の出力は伝播トランジスタが非導通である次
の下位桁の半加算器により決定される。このことは論理
的に導くことができ、これは伝播トランジスタが導通す
るためには半加算器の2つの入力の1つが高レベルであ
る必要があり、これがためその前の桁の半加算器の人力
がともに“1′である場合には次の上位のキャリイルツ
クアヘッド回路への桁上げが存在するはずであり、また
その前の桁の半加算器の入力がともに“0″である場合
には次の高位のキャリイルツクアヘッド回路への桁上げ
は存在しないはずであるためである。
第1図に示す回路によれば桁上げ信号の伝播が一層高速
になる。その理由は、この桁上げ信号の伝播は既知のマ
ンチェスタチエインの特徴であるリプル効果と無量であ
るためである。また、キャリイルツクアヘッド回路の論
理回路網の半加算器をノード38と電流源48との間に
接続することにより、処理変化による回路の抵抗値の変
化、温度変動及び電圧変化が回路の動作に及ぼす影響を
無視することができる。
になる。その理由は、この桁上げ信号の伝播は既知のマ
ンチェスタチエインの特徴であるリプル効果と無量であ
るためである。また、キャリイルツクアヘッド回路の論
理回路網の半加算器をノード38と電流源48との間に
接続することにより、処理変化による回路の抵抗値の変
化、温度変動及び電圧変化が回路の動作に及ぼす影響を
無視することができる。
上述の回路はPMOS及びPNP トランジスタを用い
て実現することもできるが、この場合にはNMOS及び
NPN トランジスタを用いる場合よりも長い信号処理
時間を要する。
て実現することもできるが、この場合にはNMOS及び
NPN トランジスタを用いる場合よりも長い信号処理
時間を要する。
第2及び第3図は桁上げ転送段12の2つの変形例を示
し、これらの変形例はNPN トランジスタ52゜54
をロングテールペアとして接続したNMOS トラン
ジスタ56.58と置き換えたものである。これらの回
路は第1図のものと比較して低速になる。その理由は、
既知のようにCMOSロジックはエミッタ結合ロジック
よりも低速であるためでる。
し、これらの変形例はNPN トランジスタ52゜54
をロングテールペアとして接続したNMOS トラン
ジスタ56.58と置き換えたものである。これらの回
路は第1図のものと比較して低速になる。その理由は、
既知のようにCMOSロジックはエミッタ結合ロジック
よりも低速であるためでる。
第1及び第2図の回路の固定抵抗32.34は必要に応
じゲートとソースを短絡したデプリーション型NMOS
装置60.62として実現することができる。
じゲートとソースを短絡したデプリーション型NMOS
装置60.62として実現することができる。
第4図は桁上げ転送段12内にダイナミックスブリット
レベル論理を用いるキャリイルツクアヘッド回路を示す
。ダイナミックスブリットレベル論理は欧州特許第01
492751AI号明細書(特開昭60=157331
号に対応)に開示されており、これはCMOS論理回路
のスイッチング速度を、ライン28.30上の論理状態
が対称に変化する際にこれに伴う電圧スイングを低減す
ることにより増大させる方法である。
レベル論理を用いるキャリイルツクアヘッド回路を示す
。ダイナミックスブリットレベル論理は欧州特許第01
492751AI号明細書(特開昭60=157331
号に対応)に開示されており、これはCMOS論理回路
のスイッチング速度を、ライン28.30上の論理状態
が対称に変化する際にこれに伴う電圧スイングを低減す
ることにより増大させる方法である。
第4図の回路において、論理回路網10は第1図に示す
ものと゛同一であり、従って簡単のためにこれについて
は再び説明しない。しかし、ノード46は電圧供給ライ
ン50に直接接続しである点に注意されたい。
ものと゛同一であり、従って簡単のためにこれについて
は再び説明しない。しかし、ノード46は電圧供給ライ
ン50に直接接続しである点に注意されたい。
桁上げ転送段I2はNMOSトランジスタ68.70の
ソース・ドレイン通路と直列にソース・ドレイン通路が
接続されたPMOS トランジスタロ4.66を具え
ている。それぞれのカスコード接続トランジスタ回路6
4.68及び66、70を電圧供給ライン36と桁上げ
論理ライン28.30との間にそれぞれ接続する。
ソース・ドレイン通路と直列にソース・ドレイン通路が
接続されたPMOS トランジスタロ4.66を具え
ている。それぞれのカスコード接続トランジスタ回路6
4.68及び66、70を電圧供給ライン36と桁上げ
論理ライン28.30との間にそれぞれ接続する。
PMOSトランジスタ64.66のゲート電極をライン
30、28に交差結合する。前記欧州特許明細書におい
て分離トランジスタと称されているNMOS トラン
ジスタロ8.70のゲート電極は1/2 VDD+ V
いの基準電圧源(図示せず)に接続する(ここでVth
はNMOS トランジスタのしきい値電圧である)。
30、28に交差結合する。前記欧州特許明細書におい
て分離トランジスタと称されているNMOS トラン
ジスタロ8.70のゲート電極は1/2 VDD+ V
いの基準電圧源(図示せず)に接続する(ここでVth
はNMOS トランジスタのしきい値電圧である)。
NMOS トランジスタ72.74のソース・ドレイン
通路をライン28.30間に直列に接続する。これらト
ランジスタ72.74のソース・ドレイン通路の共通接
続点をもってノード38を構成し、このノードにNMO
SトランジスタP7のソース・ドレイン通路の一端を接
続する。前段のキャリイルツクアヘッド回路(図示せず
)からの桁上げ信号Cn I及びCn、はNMOS
トランジスタフ2.74のゲートに供給する。桁上げ出
力Ch + 3 + Cn + 3は直列接続トランジ
スタ64.68及び66、70の共通接続点76、78
がら取り出される。
通路をライン28.30間に直列に接続する。これらト
ランジスタ72.74のソース・ドレイン通路の共通接
続点をもってノード38を構成し、このノードにNMO
SトランジスタP7のソース・ドレイン通路の一端を接
続する。前段のキャリイルツクアヘッド回路(図示せず
)からの桁上げ信号Cn I及びCn、はNMOS
トランジスタフ2.74のゲートに供給する。桁上げ出
力Ch + 3 + Cn + 3は直列接続トランジ
スタ64.68及び66、70の共通接続点76、78
がら取り出される。
動作中、ノード38の電圧は、前段のキャリイルツクア
ヘッド回路からの桁上げ信号c、、、C,。
ヘッド回路からの桁上げ信号c、、、C,。
が変化しても変化せず、従って出力が対称なままとなる
。しかし、ノード38の電圧は加算すべきピッ)A、B
の2進値に応じて変化する。例えば、トランジスタP、
、〜Pn、3が導通ずる場合、ノード76、78の論理
状態はノード38がvSS、即ちライン50の電圧にあ
るにもかかわらず前段のキャリイルツクアヘッド回路か
らの対応する信号と同一の状態になり、C]及びC7−
5の極性の変化が内部ノード40.42.46の電位変
化なしに出力Cn+3+Cn * 3に反映される。
。しかし、ノード38の電圧は加算すべきピッ)A、B
の2進値に応じて変化する。例えば、トランジスタP、
、〜Pn、3が導通ずる場合、ノード76、78の論理
状態はノード38がvSS、即ちライン50の電圧にあ
るにもかかわらず前段のキャリイルツクアヘッド回路か
らの対応する信号と同一の状態になり、C]及びC7−
5の極性の変化が内部ノード40.42.46の電位変
化なしに出力Cn+3+Cn * 3に反映される。
例えばCn−+が高レベルで、NMOS トランジスタ
フ4が導通し、区]が低レベルでNMOS トランジ
スタフ2が非導通の場合、PMOS I−ランジスタ
ロ4のゲート・ソース電圧が高電位になってこのトラン
ジスタ64が導通ずる。NMOS トランジスタロ8
はこのとき高インピーダンスを有しているため、ノード
76はVDD程度の電圧になり、従ってCn+3が高レ
ベルになる。他方、PMOS トランジスタロ6のゲ
ートは約2.5ボルトにあり、このトランジスタが僅か
に導通し、NMOSトランジスタ70のゲート・ソース
電圧が3.5ボルト程度になってトランジスタ70が導
通し、ノード78及び従ってC,、。3が300mV程
度の低レベルになる。
フ4が導通し、区]が低レベルでNMOS トランジ
スタフ2が非導通の場合、PMOS I−ランジスタ
ロ4のゲート・ソース電圧が高電位になってこのトラン
ジスタ64が導通ずる。NMOS トランジスタロ8
はこのとき高インピーダンスを有しているため、ノード
76はVDD程度の電圧になり、従ってCn+3が高レ
ベルになる。他方、PMOS トランジスタロ6のゲ
ートは約2.5ボルトにあり、このトランジスタが僅か
に導通し、NMOSトランジスタ70のゲート・ソース
電圧が3.5ボルト程度になってトランジスタ70が導
通し、ノード78及び従ってC,、。3が300mV程
度の低レベルになる。
ライン28が低レベルになり、ライン30が高レベルに
なって次段のキャリイルツクアヘッド回路への桁上げ信
号が存在しないことを示す場合には、PMOS トラ
ンジスタロ6が導通してノード78を高レベルにし、σ
;7を高レベルにする。他方、トランジスタ64が僅か
に導通すると共にNMOS トランジスタロ8が導通
してノード76を低レベルにし、Cn + :Iを低レ
ベルにする。
なって次段のキャリイルツクアヘッド回路への桁上げ信
号が存在しないことを示す場合には、PMOS トラ
ンジスタロ6が導通してノード78を高レベルにし、σ
;7を高レベルにする。他方、トランジスタ64が僅か
に導通すると共にNMOS トランジスタロ8が導通
してノード76を低レベルにし、Cn + :Iを低レ
ベルにする。
ライン30が低レベルになり、ライン28が高レベルに
なると逆の状態が生ずる。
なると逆の状態が生ずる。
第5図は第4図に示す桁上げ転送段12の変形例を示す
。相違点はNMOS トランジスタロ8.70を省略
した点にある。この実際上の効果は、PMOS トラ
ンジスタ64.66のゲート上の電圧スイングがノード
76、78における容量の充放電のために大きくなる点
にある。
。相違点はNMOS トランジスタロ8.70を省略
した点にある。この実際上の効果は、PMOS トラ
ンジスタ64.66のゲート上の電圧スイングがノード
76、78における容量の充放電のために大きくなる点
にある。
第5図と比較して、第4図の回路においてNMO5(分
離)トランジスタ68.70を設けることはライン28
.30上の電圧掃引が減少する利点、分離トランジスタ
68又は70が高インピーダンスを形成するために導通
PMOS トランジスタロ4.66がライン28又は
30との接続点を再充電するのを阻止する利点、及び非
導通PMO5トランジスタロ6又は64が完全にカット
オフ状態にならず、その結果としてこの非導通トランジ
スタは実際上充電すべきノード78又は76を分離トラ
ンジスタ70又は68を経て充電する“用意“をととの
えているという利点をもたらす。
離)トランジスタ68.70を設けることはライン28
.30上の電圧掃引が減少する利点、分離トランジスタ
68又は70が高インピーダンスを形成するために導通
PMOS トランジスタロ4.66がライン28又は
30との接続点を再充電するのを阻止する利点、及び非
導通PMO5トランジスタロ6又は64が完全にカット
オフ状態にならず、その結果としてこの非導通トランジ
スタは実際上充電すべきノード78又は76を分離トラ
ンジスタ70又は68を経て充電する“用意“をととの
えているという利点をもたらす。
第1図は論理回路網と桁上げ転送段とを具えるキャリイ
ルツクアヘッド回路の一実施例の回路図、第2及び第3
図は第1図に示す論理回路網とともに使用するのに好適
な桁上げ転送段の変形例の回路図、 第4図は桁上げ転送段にダイナミックスブリットレベル
論理を用いたキャリイルツクアヘッド回路の他の実施例
の回路図、 第5図は交差結合PMOS I−ランジスタを具える
桁上げ転送段の回路図である。 lO・・・論理回路網 12・・・桁上げ転送段
14、16.18.20・・・論理ブロック22・・・
ANDゲート 24・・・NORゲート26・
・・EX−ORゲート A 、、”” A n + 3 + B n〜B n、
、 ・++入力信号G、、〜G n+3・・・桁上げ゛
発生” NMO3トランジスタKn−に□3・・・桁上
げ“禁止°“ NMO5トランジスタP、、〜P7+3
・・・桁上げ“伝播”” NMO5トランジスタ28
、30・・・桁上げ論理ライン 32、34・・・負荷抵抗 36・・・電圧供給ラ
イン38・・・共通ノード 40、42.44.46・・・内部ノード48・・・電
流源 50・・・電圧供給ライン52、54
・・・NPN トランジスタC□I+ Cn−1・・
・前段のキャリイルツクアヘッド回路からの桁上げ信号 C,、。3.C7や、・・・次段のキャリイルツクアヘ
ッド回路への桁上げ信号 56、58・・・NMO5トランジスタ60、62・・
・負荷NMO5トランジスタロ4、68 ; 66、7
0・・・カスコード接続トランジスタ72、74・・・
NMO5トランジスタ特許出願人 エヌ・ベー・フ
ィリップス・フルーイランペンファプリケン 代理人弁理士 杉 村 暁 秀同
弁理士 杉 村 興 作F
l(3,1
ルツクアヘッド回路の一実施例の回路図、第2及び第3
図は第1図に示す論理回路網とともに使用するのに好適
な桁上げ転送段の変形例の回路図、 第4図は桁上げ転送段にダイナミックスブリットレベル
論理を用いたキャリイルツクアヘッド回路の他の実施例
の回路図、 第5図は交差結合PMOS I−ランジスタを具える
桁上げ転送段の回路図である。 lO・・・論理回路網 12・・・桁上げ転送段
14、16.18.20・・・論理ブロック22・・・
ANDゲート 24・・・NORゲート26・
・・EX−ORゲート A 、、”” A n + 3 + B n〜B n、
、 ・++入力信号G、、〜G n+3・・・桁上げ゛
発生” NMO3トランジスタKn−に□3・・・桁上
げ“禁止°“ NMO5トランジスタP、、〜P7+3
・・・桁上げ“伝播”” NMO5トランジスタ28
、30・・・桁上げ論理ライン 32、34・・・負荷抵抗 36・・・電圧供給ラ
イン38・・・共通ノード 40、42.44.46・・・内部ノード48・・・電
流源 50・・・電圧供給ライン52、54
・・・NPN トランジスタC□I+ Cn−1・・
・前段のキャリイルツクアヘッド回路からの桁上げ信号 C,、。3.C7や、・・・次段のキャリイルツクアヘ
ッド回路への桁上げ信号 56、58・・・NMO5トランジスタ60、62・・
・負荷NMO5トランジスタロ4、68 ; 66、7
0・・・カスコード接続トランジスタ72、74・・・
NMO5トランジスタ特許出願人 エヌ・ベー・フ
ィリップス・フルーイランペンファプリケン 代理人弁理士 杉 村 暁 秀同
弁理士 杉 村 興 作F
l(3,1
Claims (1)
- 【特許請求の範囲】 1、桁上げ転送段と該桁上げ転送段に接続された対称出
力端子を有する論理回路網とを具えるキャリィルックア
ヘッド回路であって、前記桁上げ転送段は各々第1、第
2及び第3端子を有する第1及び第2の能動スイッチン
グ装置を具え、それらの第1端子を前段のキャリィルッ
クアヘッド回路からのコンプリメンタリ入力桁上げ信号
を受信するよう接続し、それらの第2端子を相互接続し
て共通ノードを形成し、それらの第3端子を前記論理回
路網の対称出力端子にそれぞれ接続すると共に、それら
の第3端子に対称出力桁上げ信号を発生する第1及び第
2の負荷回路をそれぞれ接続し、且つ前記論理回路網は
n群のスイッチング装置を具え(nは2以上の整数)、
各群は各々第1、第2及び第3端子を有する第1、第2
及び第3の能動スイッチング装置を具え、その第1スイ
ッチング装置の第2端子とその第2スイッチング装置の
第3端子を当該論理回路網の対称出力端子にそれぞれ接
続し、その第1スイッチング装置の第3端子とその第2
スイッチング装置の第2端子とその第3スイッチング装
置の第3端子とを内部ノードに接続し、第1群の第3ス
イッチング装置の第2端子を前記共通ノードに接続し、
第2群から第n群の第3スイッチング装置の第2端子を
その直前の群の内部ノードに接続し、第n群の内部ノー
ドを電圧供給ラインに結合し、各群のスイッチング装置
は加算すべき2数の対応する桁の2ビットA_i、B_
iの論理加算に応答し、その論理結果A_i×B_iを
第1スイッチング装置の第1端子に供給し、その論理結
果@A_i+B_i@を第2スイッチング装置の第1端
子に供給し、その論理結果A_i■B_i=1を第3ス
イッチング装置の第1端子に供給したことを特徴とする
キャリィルックアヘッド回路。 2、前記論理回路網の第1、第2及び第3能動スイッチ
ング装置はNMOSトランジスタとしたことを特徴とす
る特許請求の範囲1記載のキャリィルックアヘッド回路
。 3、前記桁上げ転送段の第1及び第2能動スイッチング
装置はエミッタ電極が前記共通ノードに接続されたバイ
ポーラトランジスタとしたことを特徴とする特許請求の
範囲1又は2記載のキャリィルックアヘッド回路。 4、前記桁上げ転送段の第1及び第2能動スイッチング
装置はソース電極が前記共通ノードに接続されたNMO
Sトランジスタとしたことを特徴とする特許請求の範囲
1又は2記載のキャリィルックアヘッド回路。 5、前記桁上げ転送段の第1及び第2負荷回路は抵抗と
し、出力桁上げ信号はこの転送段の第1及び第2スイッ
チング装置の第3端子から取り出すようにしたことを特
徴とする特許請求の範囲3又は4記載のキャリィルック
アヘッド回路。 6、前記論理回路の第n群内の内部ノードを定電流源を
経て前記電圧供給ラインに接続したことを特徴とする特
許請求の範囲3、4又は5記載のキャリィルックアヘッ
ド回路。 7、前記桁上げ転送段の第1及び第2の負荷回路は前記
第1及び第2スイッチング装置のそれぞれの第3端子と
他の電圧供給ラインとの間に接続されたドレイン−ソー
ス通路を有する第1及び第2PMOSトランジスタで構
成し、該第1及び第2PMOSトランジスタのゲート電
極を前記第2及び第1スイッチング装置の第3端子に交
差結合したことを特徴とする特許請求の範囲4記載のキ
ャリィルックアヘッド回路。 8、前記桁上げ転送段の第1及び第2負荷回路は前記第
1及び第2スイッチング装置の第3端子と他の電圧供給
ラインとの間にそれぞれ接続された第1及び第2のカス
コード接続 PMOS及びNMOSトランジスタ回路で構成し、該第
1及び第2トランジスタ回路のNMOSトランジスタの
ゲート電極を基準電圧源に接続すると共にPMOSトラ
ンジスタのゲート電極を第2及び第1スイッチング装置
の第3端子に交差結合し、且つ対称桁上げ出力信号をこ
れらPMOS及びNMOSトランジスタの共通接続点か
ら取り出すようにしたことを特徴とする特許請求の範囲
4記載のキャリィルックアヘッド回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8725625 | 1987-11-02 | ||
GB8725625A GB2211966A (en) | 1987-11-02 | 1987-11-02 | Digital integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01166128A true JPH01166128A (ja) | 1989-06-30 |
Family
ID=10626288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63273365A Pending JPH01166128A (ja) | 1987-11-02 | 1988-10-31 | キャリィルックアヘッド回路 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4962471A (ja) |
EP (1) | EP0318075B1 (ja) |
JP (1) | JPH01166128A (ja) |
KR (1) | KR890008999A (ja) |
CN (1) | CN1014557B (ja) |
DE (1) | DE3886707T2 (ja) |
FI (1) | FI94990C (ja) |
GB (1) | GB2211966A (ja) |
IE (1) | IE62171B1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5092919A (en) * | 1991-01-15 | 1992-03-03 | Imperial Chemical Industries Plc | Certain 2-(2'-methyl-3',4'-trisubstituted benzoyl)-1,3-cyclohexanediones |
KR100225594B1 (ko) * | 1991-03-29 | 1999-10-15 | 가나이 쯔도무 | 반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 |
FR2683349B1 (fr) * | 1991-10-31 | 1996-10-04 | France Telecom | Reseau de resistances binaires et son utilisation pour l'etiquetage de composantes connexes d'images numerisees en vision artificielle. |
US5276635A (en) * | 1992-02-04 | 1994-01-04 | Motorola, Inc. | Method and apparatus for performing carry look-ahead addition in a data processor |
US5636156A (en) * | 1994-12-12 | 1997-06-03 | International Business Machines Corporation | Adder with improved carry lookahead structure |
US5619442A (en) * | 1995-04-07 | 1997-04-08 | National Semiconductor Corporation | Alternating polarity carry look ahead adder circuit |
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