JPS62249574A - ビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像信号処理を行うに好適な画慮専用メモリ
に関する。

〔従来の技術〕

ディジタル映像機器において、ラインメモＩＪ　ＩＣ（
ラインは水平走査線を示す。）は、くし形フィルタ、垂
直方向の空間フィルタあるいは内挿器等の画像信号処理
において用いられる重要なデバ　、イスの１つである。

このラインメモリＩＣの例として、［日経エレクトロニ
クスＪ１９８６年１月２７日号、　ＮＯ，３８７，ＰＰ
、９２〜９４における「標準テレビ方式に用途を絞った
約１に×８ビットの画像専用ダイナミックメモリ」と題
する論文に論じられているＮＴＳＣ方式専用のラインメ
モリＩＣと、ＰＡＬ方式専用のラインメモリＩＣがある
。それぞれが分解能８ビツト、標本化周波数４・ｆｓｃ
　（ｆｓｃは色副搬送波の周波数とする）で標本化され
た１水平走査線分のビデオ信号を記憶でき、メモリ容量
はそれぞれ、８Ｘ９１０ビツトおよび８　Ｘ　１１３５
ビットである。直列データを非同期に入出力し、書込み
用と読出し用とにそれぞれアドレス発生回路を内蔵する
。このアドレス回路は書込み、読出しそれぞれに、クロ
ック、リセット、イネーブルの３つの外部信号によって
制御される。アドレス値はリセット信号により初期化さ
れ、クロックを入力する毎に１つずつ進む。従って、こ
れらの信号を制御することにより最大で９１０クロツク
、もしくは１１５５クロツクの遅延量を得ることが可能
である。

〔発明が解決しようとする問題点〕

上記の従来技術では、１走査線のデータ数が異なるＮＴ
ＳＣ方式とＰＡＬ方式の２方式に対応するためには、そ
れぞれ専用の２品種のメモ＋７　Ｉ　Ｃが必要である。

本発明の目的は、ＮＴＳＣ方式とＰＡＬ方式とに１品種
で対応できるビデオメモリを提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明のビデオメモリでは
、書込みアドレスを外部リセット信号により初期化した
後、アドレス値を変化させ直列データを順次メモリセル
へ書込んでいき、アドレス値があらかじめ定めたある一
定値になったことを検出し、それ以後はメモリ部のすべ
てのデータ線あるいはワード線を非書込み状態にするこ
とにより、データのメモリセルへの書込み動作を停止す
る＠さらに、この書込み停止の状態を次の外部リセット
信号により解除する。

〔作用〕

例えばＮＴＳＣ方式の約１ラインに相当するメモリ容量
を持つビデオメモリにおいて、メモリ容量分のデータを
書込んだ後、次の外部リセットパルスが入力されるまで
書込みを停止する。これにより、ＰＡＬ方式の映像信号
に対して、映像表示期間の映像データを記憶でき、ＮＴ
ＳＣ方式とＰＡＬ方式とに対応できるビデオメそりを構
成でき以下、本発明の一実施例を第１図により説明する
。第１図において１００は本発明によるビデオメモリ、
１０１は映像入力信号Ｄｉｎ端子、１０２は映像出力信
号Ｄｏｕｔ端子、１０３は書込みクロック信号ＷＣＬＫ
入力端子、１０４は書込みリセット信号ＷＩＲ入力端子
、１０５は読出しクロック信号ＲＣＬＫ入力端子、１０
６は読出しリセット信号ＲＲＢＳ入力端子、１０７は電
源端子、１０８は接地端子、１１０はメモリセルアレイ
、１１１は書込みアドレス発生回路、１１２は書込み列
アドレスデコード回路、１１３は書込み行アドレスデコ
ード回路、１１４は書込みスイッチ回路、１１５はラッ
チ回路、１２１は読出しアドレス発生回路、１２２は読
出し列アドレスデコード回路、１２５は読出し行アドレ
スデコード回路。

１２４は読出しスイッチ回路、１２５はラッチ回路、１
５０は書込み停止信号発生回路である。

本実施例では映像信号はｎビット（ｎは整数）に量子化
されるものとする。したがって、映像入力信号Ｄｉｎ端
子１０１、および映像信号出力Ｄｏｕｔ端子１０２はそ
れぞれｎ個あるものとする。メモリセルアレイは例えば
ｎ　Ｘ　１０２４ビツトの容量を持つものとする。すな
わち、ｎビットに量子化された１０２４画素分の映像デ
ータを記憶できる。各メモリセルは、書込み用および読
出し用の２組のデータ線とワード線を持つ構造のものと
し、データの書込みと読出しとが独立に行えるものとす
る。このメモリセルの一例を第２図に示す。又、第３図
は第１図の実施例の書込み動作を説明するためのタイミ
ングチャートである。

以下、本実施例の動作について説明する。書込みアドレ
ス発生回路１１１と読出しアドレス発生回路１２１にお
いて、それぞれ入力端子１０３からの書込みクロック信
号ＷＣＬＫ及び入力端子１０５からの読出しクロック信
号ＲＣＬＫが入力される毎に書込み及び読出しのそれぞ
れのアドレスの値が１つずつ進む。これらのアドレス値
は、それぞれ入力端子１０４からの書込みリセット信号
ＷＲＥＳ及び読出しリセット信号ＲＲＥＳにより初期化
される。本実施例ではメモリ部は１０２４画素分の容量
を持っており、従って書込み及び読出しアドレスは１０
ビツトである。これらのアドレス発生回路１１１及び１
２１は具体的には例えば１０ビツトのカウンタ回路で構
成できる。書込みアドレスは列アドレスと行アドレスと
に分けられ、それぞれ書込み列アドレスデコード回路１
１２及び書込み行アドレスデコード回路１１３へと導か
れる。書込み行アドレスットの映像入力信号Ｄｉｎはラ
ッチ回路１１５において書込みクロックＷＣＬＫにより
ラッチされる。

いる。書込み列アドレスデコード回路１１２は書込み列
アドレスをデコードする。書込みスイッチ回路１１４で
はこのデコード出力により、ラッチ回路より指定される
メモリセルへ、データの書込みが行われる。データの読
出し動作は書込み動作と同様に行われる。読出しアドレ
ス発生回路１２１で発生する読出しアドレスを読出し列
アドレスデコード回路１２２及び読出し行アドレスデコ
ード回路１２３読出しスイッチ回路１２４を介してラッ
チ回路１２５スイッチ回路１２４を介してラッチ回路１
２５へと導かれ、読出しクロックＲＣＩ、Ｋによりラッ
チされた後、出力端子１０２より出力される。

以上の動作により、直列データの入出力が行える。本ビ
デオメモリによる信号の遅延量は、書込み及び読出しの
リセット信号ＷＥｔＥＳ　、ＲＲＥＳ及びクロック信号
ＷＣＬＫ　、ＲＣＬＫの入力タイミングとその周期によ
って制御できる。

書込み停止信号発生回路１３０は書込みアドレスの値が
ある一定値になったことを検出し、書込み停止信号丁１
を発生する。本実施例では、このアドレス値を例えばリ
セット後１０２４番目のアドレス値として説明するが本
発明はこれに限定されるものではない。書込みアドレス
カウンタ１１１が１６ビツトカウンタで構成されている
ならば、このカウンタがリセット後１０２１回カウント
したことを示すキャリ信号を、書込み停止信号ｎを発生
するタイミング信号として用いればよい。カウンタのキ
ャリ信号を用いる他に、アドレス値をデコードして、こ
のデコードパルスを書込み停止信号丁１を発生するタイ
ミング信号として用いてもよい。発生した書込み停止信
号は書込みリセット信号ＷＩＥＳにより解除される。こ
の書込み停止信号発生回路１３０は、例えばＲ８型フリ
ップフロップ等の回路構成で容易に実現できる。この書
込み停止信号前を書込み列アドレスデコード回路１１２
に導き、書込み停止期間中のデコード動作を停止する。

第４図に書込み列アドレスデコード回路１１２と書込み
スイッチ回路１１４の一実施例を示す。第４図において
４０１　、４０２　、４０７はインバータ、４０３゜４
℃４　、４０５　、４Ｃ１６は論理積回路％４０８〜４
１５はモススイッチである。第４図では説明を簡凰にす
るため書込み列アドレスは２ビツト、また書込みデータ
は１ビツトとしているが、本発明はこれらを限定するも
のではない。

書込みアドレス発生回路１１１からの書込み列アドレス
をインバータ４０１　、４０２へ導キ、レベルを反転す
る。書込み列アドレスの各ビットの信号あるいはその反
転出力信号、および書込み停止信号発生回路１３０から
の書込み停止信号を、論理積回路４０５　、４０４　、
４０５　、４０６へと導く。書込み停止信号丁１が高レ
ベルのときには列アドレスがデコードされ、論理積回路
ＪＱ３　、４０４　、４０５　、　ＡＯ６のうちいずれ
か１つの出力が高レベルとなり、これにつながる書込み
スイッチをオンする。書込みデータおよびその反転信号
は書込みコモン線により各書込みスイッチへ導かれ、さ
らに各書込みデータ線へつながっている。書込スイッチ
のいずれか１つがオンすると、そのスイッチにつながる
書込みデータ線と書込みコモン線とが接続され、書込み
データの書込みが行われる。書込み停止信号窩が低レベ
ルのときには、論理積回路ｊＬＱ５　、　Ａ（１４。

４０５　、　ＡＯ６の出力はすべて低レベルとなり、書
込みスイッチはすべてオフされ、書込みデータの書込み
は行われない。

本実施例をＮＴＳＣ方式（９１０ドツト／ライン）の映
像信号の１ライン遅延線として用いる場合の例について
、第５図（ａ）のタイミングチャートを用いて説明する
。本実施例ではカウンタ、ラッチ等の回路はクロック信
号の立下りのタイミングに同期して動作するものとする
。映像信号入力端子１０１より入力された映像入力信号
Ｄｉｎは書込みクロックＷＣＬＫの立下りのタイミング
でラッチされる。書込みリセット信号ｗａｇｓを図に示
すタイミングで入力すると、書込みアドレス３ａは図に
示すタイミングで発生される。なお、この図で１はアド
レスの初期値を１とし、クロクク入力毎にアドレス値が
１つずつ増加するものとして説明するが、本発明はこれ
を限定するものではない。書込みリセット信号ＷＲＥＳ
は９１０クロック周期で入力される。よって、リセット
後、９１１番目以降のアドレスは発生されろことはなく
、従って書込み停止信号宜は発生されないので、入力さ
れた映像信号Ｄｉｎはすべてメモリセルへと書込みが行
われろ。

次に本実施例をＰＡＬ方式（１１３５ドツト／ライン）
の映像信号の１ライン遅延線として用いる場合の例につ
いて、第３図（′ｂ）のタイミングチャートを用いて説
明する。書込みリセット信号ＷＲＥＳを図に示すように
１１３５クロック周期で入力する。

入力信号Ｄｉｎのうち、リセット信号入力後、１ｏ２４
クロック期間の映像データは、それぞれ書込みアドレス
値１〜１０２４で指定されるメモリセルへ書込まれる。

１０２４番目のアドレスが発生された後、次のリセット
信号ＷＲＥＳが入力されるまでの１１１クロック期間は
、書込み停止信号３ｂが発生され、書込み動作が停止さ
れる。従って、ＰＡＬ方式の１０２４ドツト分のデータ
が記憶できる。

以上のように、ＮＴＳＣ方式の場合、ＰＡＬ方式の場合
、ともに書込み系の制御信号としては、ドツト周期の書
込みクロック信号ＷＣＬＫと１ライン周期の書込みリセ
ット信号Ｗ　ＲＥＳを入力すればよく、ＮＴＳＣ方式の
場合と同様の制御方法でＰＡＬ方式に対応できる。

第４図の実施例では書込み停止の可否を切替えるゲート
回路４０！１〜４０６と、列アドレスをデコードするゲ
ート回路４０３〜４０６を兼用した回路構成としたが、
この他にすべての書込みデータ線を高レベルに　して書
込みを停止する方法として、列アドレスをデコードする
論理積回路４０３〜４０６をスリーステートの回路で構
成し、またこの出力をプルアップして書込み停止信号丁
１でこれを制御する方法、プルアップされた各書込みデ
ータ線にスイッチを設け、書込み停止信号６ｂによりこ
れをすべてオフする方法、書込み停止時に書込みコモン
線を７０−ティングにする方法が考えられる。

さらに、書込みワード線を選択する書込み行アトての書
込みワード線をオフしてもよい。この書込み停止手段は
ライトイネーブルの機能にも用いることができる。ライ
トイネーブル信号入力用の端子を設け、ライトイネーブ
ル信号と、書込み停止信号との論理和をとり、いずれか
一方の信号で書込み停止状態となるようにすればよい。

アドレス発生回路１１１　、１２１はカウンタの他にシ
フトレジスタで構成することも考えられる。この場合、
アドレスデコード回路は不要となる。又、クロック信号
およびリセット信号は書込みと読出しとで別系統とした
が、これらを兼用して１系統とした入出力同期型のビデ
オメモリにも本発明は、適用できる。

リセット信号とクロック信号とがそれぞれ１系統の場合
、ラッチ回路１１５　、１２５による遅延量を補償する
ため書込みアドレスと読出しアドレスとに、ある一定の
オフセットを持たせる必要がある。

例えば、外部リセット信号は読出しアドレス発生回路を
リセットするものとし、続出しアドレスがある一定値に
なったことを検出し、この検出パルスを書込みアドレス
発生回路のリセット信号として用いることにより、２つ
のアドレス間にオフセクトを持たせることが可能と　な
る。この場合は、外部からのリセット信号が入力された
後、最初の読出シアドレス検出パルスのタイぐングで、
書込み停止信号口を解除すれば誤動作することなく所望
の書込み停止が行える。

また、本実施例ではメモリ容量を１０２４ドツト分とし
て説明したが、本発明はこれに限定されるものではない
。例えば水平走査線約ｍ本分（ｍは整数）のメモリ容量
を持つメモリセルアレイをいくつかの領域に分割して、
それぞれの領域への書込みが終了するごとに書込みを停
止してもよい。

〔発明の効果〕 本発明によれば、ＮＴＳＣ方式とＰＡＬ方式の両方式に
１品種で対応できるビデオメモリを構成でき、開発コス
ト、生産コストの低減が図れる。

【図面の簡単な説明】

第１図は本発明によるビデオメモリの一実施例を示すブ
ロック図、第２図は本発明によるビデオメモリに用いる
メモリセルの一実施例を示す回路図、第３図は第１図の
実施例の動作を説明するためのタイミングチャート、第
４図は本発明によるビデオメモリに用いる書込み列アド
レスデコード回路と書込みスイッチ回路の一実施例を示
す回路図である。 １００・・・ビデオメモリ、 １１０・・・メモリセルアレイ。 １１１・・・書込みアドレス発生回路、１１２、Ｎ３・
・・書込みアドレスデコート回路、１１４・・・書込み
スイッチ回路、 １２１・・・読出しアドレス発生回路、１２２．１２３
・・・読出しアドレスデコート回路、１２４・・・読出
しスイッチ回路、 １３０・・・書込み停止発生回路。

Claims (1)

【特許請求の範囲】
1. １、ディジタル化されたｎビット（ｎは整数）の映像デ
   ータを少なくとも約１水平走査期間記憶できる記憶手段
   と、ｎケの入力端子と、ｎケの出力端子と、前記ｎケの
   入力端子からの前記映像信号ｎビットを前記記憶手段に
   おける記憶領域に書込む手段と、前記記憶領域から映像
   信号ｎビットを読出し、前記ｎケの出力端子に導く手段
   と、前記記憶領域に対する書込みおよび読出しのアドレ
   スを発生する手段と、前記書込みのアドレスによる前記
   記憶領域内の記憶素子の選択を停止して前記映像信号の
   書込みを禁止する手段を具備し、前記書込みアドレスが
   ある一定値になってから次にアドレスの初期化が行われ
   るまでの期間の前記映像信号の前記記憶領域への書込み
   を停止することを特徴とするビデオメモリ。