KR100232028B1

KR100232028B1 - 모자이크 효과 발생 장치

Info

Publication number: KR100232028B1
Application number: KR1019900015342A
Authority: KR
Inventors: 마사후미 구라시게; 데쯔야 하라다
Original assignee: 이데이 노부유끼; 소니 가부시키가이샤
Priority date: 1989-10-07
Filing date: 1990-09-27
Publication date: 1999-12-01
Also published as: KR910009064A; DE69030478D1; US5148277A; EP0423007B1; EP0423007A2; EP0423007A3; DE69030478T2; JPH03124174A

Abstract

본 발명의 모자이크 효과 발생 장치는 입력 영상 신호가 공급되는 1 라인 메모리와, 소정의 주파수의 클록 신호를 발생하고 기록된 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 클록 신호 발생 수단과, 입력 영상 신호의 1 수평 주기의 복수배의 기간 마다 1 수평 주기 기간만큼 상기 1 라인 메모리로의 상기 입력 영상 신호의 기록을 이네이블하는 기록 제어 수단을 포함한다.

Description

모자이크 효과 발생 장치

제1도는 본 발명의 모자이크 효과 발생 장치의 일실시예를 도시한 블록도.

제2도는 제1도에 도시한 모자이크 효과 발생 장치의 카운터, 선택기 및 펄스 폭 변경 회로의 상세를 도시한 블록도.

제3도는 제1도에 도시한 모자이크 효과 발생 장치의 동작 설명에 이용되는 진리표.

제4도는 제1도에 도시한 모자이크 효과 발생 장치의 다른 카운터 및 선택기의 상세를 도시한 블록도.

제5(a)도 내지 제5(h)도는 제1도에 도시한 모자이크 효과 발생 장치의 동작을 나타내는 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : 입력단자 7 : D/A 변환 회로

6 : 라인 메모리 9 : 동기 분리 회로

10 : 카운터 22, 23 : 디코더

본 발명은 모자이크 효과 발생 장치에 관한 것으로서, 특히 1 라인 메모리를 이용하는 모자이크 효과 발생 장치에 관한 것이다.

예컨대, 1 필드분의 영상 신호가 수평 방향으로 X 개, 수직 방향으로 Y 개, 즉, X×Y 개의 화소 신호로 구성되는 경우, 이 X×Y 개의 화소 신호를 그 수평 방향으로 x 개(2≤x＜X), 수직 방향으로 y 개(2≤y＜Y), 즉 x×y 개의 인접하는 화소 신호의 화소 정보가 같게 되도록 하는 모자이크 효과를 발생하는 장치가 USP4888643에 개시되어 있다.

또, 필드 메모리를 이용하여 모자이크 효과를 발생하는 종래의 모자이크 효과 장치는 필드 메모리(RAM)에 1 필드분의 디지털 영상 신호를 기록하고, 그 필드 메모리의 수평 방향으로 X 개, 수직 방향으로 Y 개, 즉, X×Y 개의 어드레스 내에, 수평 방향으로 x 개 마다 1 개, 수직 방향으로 y 개마다 1 개의 어드레스를 억세스해서 그 어드레스에 기억되어 있는 화소 신호를 판독함으로서 모자이크화 디지털 영상 신호가 얻어지도록 구성되어 있다.

이같은 종래의 모자이크 효과 장치는 필드 메모리와, 적절한 어드레스를 선택하고 그 외에 어드레스는 제거하여 억세스하는 어드레스 제어 회로를 필요로 하기 때문에 구성이 복잡하고 고가로 됨과 더불어 소비 전력이 큰 단점이 있다.

본 발명의 목적은 회로 구성이 간단하고 제조 비용이 절감되는 모자이크 효과 발생 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 모자이크 효과 발생 장치는 입력 영상 신호가 공급되는 1 라인 메모리와, 소정의 주파수의 클록 신호를 발생하고 기록 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 클록 신호 발생 수단과 입력 영상 신호의 1 수평 주기의 복수배의 기간마다 1 수평 주기 기간 만큼 상기 1 라인 메모리로의 상기 입력 영상 신호의 기록을 이네이블하는 기록 제어 수단을 포함한다.

이하에 도면을 참조해서 본 발명의 실시예를 상세히 설명한다. 제1도는 본 발명의 실시예의 전체적인 구성을 나타내며 제2도 및 제4도는 각각 그 일부의 구체적인 구성을 나타내고, 제3도는 제2도의 동작 설명을 위한 진리표를 도시한다.

제1도에 있어서 입력 단자(1)로부터의 영상 신호는 A/D 변환 회로(5)에 공급되어서 입력 단자(2)로부터의 클록 신호(샘플링 클록 신호)(그 주파수는 예컨데 13.5MH) CK를 이용하여 A/D 변환되며, 이것으로부터 얻어진 디지털 영상 신호는 1H(단, H 는 1수평 주기 기간)분의 영상 신호를 기억할 수 있는 FIFO(선입선출) 라인 메모리(6)에 기록된다. 이 라인 메모리(6)는 판독 어드레스 카운터 및 기록 어드레스 카운터를 내장하고 있다. 또한 (7)은 라인 메모리(6)로부터의 판독 출력을 D/A 변환하는 D/A 변환 회로, (8)은 그 출력측에서 도출된 출력 단자이며, 전술한 클록 신호 CK 는 이미 D/A 변환 회로(7)에도 공급된다.

입력 단자(1)로부터의 영상 신호는 동기 분리 회로(9)에 공급되며, 여기에서 영상 신호에서 분리된 수평 동기 신호

(제5(a)도)가 클록 신호로서 카운터(10)에 공급되어서 계수된다.

이 카운터(10)는 제2도에 도시한 바와 같이, 예컨대 8 비트의 카운터로 구성되며, 입력 단자(15)로부터 공급되는 수평 동기 신호

의 각각 1/2, 1/4, 1/8; 1/16, 1/32, 1/64, 1/128 로 분주된 구형파 신호 Q₀, Q₁, Q₂.... Q₇(여기서는 구형파 신호 Q₀, Q₁, Q₂, Q₃의 파형만을 제5(b), (c), (d), (e)도에 각각 도시하고 있다)을 출력하며, 그 중 구형파 신호 Q₇을 제외한 7 개의 구형파 신호가 데이터 선택기(11)에 입력 신호(I₁, I₂, ..., I₇)로서 공급된다. 또한, 이 데이터 선택기(11)의 입력 신호(I₀)는 항상 “0”이다. 이 데이터 선택기(11)에는 입력 단자(3)[(3₀), (3₁), (3₂)]로부터 3 비트의 수직 선택 신호 SLv(S₀, S₁, S₂)가 공급된다. 이 3 비트의 수직 선택 신호 S₀, S₁, S₂의 논리값과 이에 대하여 I₀, I₁, I₂, ...,I₇에서 선택되어 출력되는 출력 신호 Y 의 내용과의 대응 진리표가 제3도에 도시되어 있다.

다시, 제1도로 되돌아가 설명하면, 데이터 선택기(11)로부터의 출력 신호는 펄스 폭 변경 회로(12)에 공급되어서 그 펄스 폭이 1H 로 변경되어진다. 이 펄스 폭 변경 회로(12)에는 또한 동기 분리 회로(9)로부터의 수평 동기 신호

가 공급된다.

상기 펄스 폭 변경 회로(12)는 제2도에 도시한 바와 같이 D 플립플롭 회로 (16, 17), 디코더(22, 23), AND 게이트(24) 및 NAND 게이트(20)로 구성된다.

입력 단자(15)로부터의 수평 동기 신호

는 D 플립플롭 회로(16, 17)의 각 클록 입력 단자에 공급된다. 데이터 선택기(11)의 출력 신호 Y 는 D 플립플롭 회로(16)의 D 입력 단자에 공급된다. 상기 D 플립플롭 회로(16)의 클리어 신호 입력 단자는 저항기(18)를 통해서 전원 +B(+5V)에 접속되어 있다.

D 플립플롭 회로(16)의 출력 Q 는 다음 단의 D 플립플롭 회로(17)의 D 입력 단자에 공급된다. D 플립플롭 회로(17)의 프리세트 입력 단자는 저항기(19)를 통해서 전원 +B 에 접속되어 있다.

D 플립플롭 회로(16)의 출력 Q 및 D 플립플롭 회로(17)의 출력

는 NAND 게이트(20)에 공급되며, 그 출력측에는 출력 단자(21)가 도출되어 있다. 그리고, 이 출력 단자(21)의 출력은 기록 이네이블 신호로서 라인 메모리(6)에 공급된다. 디코더(22, 23)에는 입력 단자(3)[(3₀), (3₁), (3₂)]로부터의 선택 신호 S₀, S₁, S₂가 공급되며, 디코더(22)로부터의 출력은 D 플립플롭 회로(16)의 프리세트 입력 단자 및 AND 게이트(24)에 공급된다. 또한, 디코더(23)로부터의 출력이 AND 게이트(24)에 공급된다. 그리고, AND 게이트(24)의 출력은 D 플립플롭 회로(17)의 클리어 입력 단자에 공급된다.

디코더(22)의 출력은 선택 신호 S₀, S₁, S₂가

S₀=S₁=S₂=“0”

일 때, “0”으로 되며, 그 이외일 때는 “1”로 된다. 또, 디코더(22)의 출력은 선택 신호 S₀, S₁, S₂가

S₀=“1”, S₁=S₂=“0”

일 때, “0”로 되며 그 이외일 때는“1”로 된다.

다시, 제1도로 되돌아가 설명하면, 입력 단자(2)로부터의 클록 신호 CK가 카운터(13)에 공급되어 계수된다. 이 카운터(13)는 제4도에 도시한 바와 같이, 예컨대 8 비트의 카운터로 구성되며, 입력 단자(25)에서 공급되는 클록 신호 CK의 각각 1/2, 1/4,1/8, 1/16, 1/32, 1/64, 1/128, 1/256 로 분주된 구형파 신호 Q₀, Q₁, Q₂.... Q₇를 출력하며, 그 중 구형파 신호 Q₇을 제외한 7 개의 구형파 신호가 데이터 선택기(14)에 입력 신호(I₁, I₂,..., I₇)로서 공급된다. 또한, 이 데이터 선택기(14)의 입력 신호 I₀는 입력 단자 s자(25)로부터의 클록 신호 CK 이다. 이 데이터 선택기(14)에는 입력 단자(4)[(4₀), (4₁), (4₂)]의 3 비트의 수평 선택 신호 SL_h(S₀, S₁, S₂)가 공급된다. 이 3 비트의 수평 선택 신호 S₀, S₁, S₂의 논리값과 이것에 의하여 입력 신호 I₀, I₁, I₂, ...,I₇에서 선택되어서 출력되는 출력 신호 Y 의 내용과의 대응 진리표는, 제3도의 진리표에서 「I₀=0」가「I₀=CK」로 치환되는 점을 제외하면 제3도와 마찬가지다.

그리고, 데이터 선택기(14)의 출력 Y 는 출력 단자(26)를 통해서 제1도의 라인 메모리(6)에 내장되어 있는 판독 어드레스 카운터 및 기록 어드레스 카운터에 판독 및 기록 클록 신호로서 공급된다.

다음은 본 실시예의 동작을 제5도의 타이밍 챠트를 참조하여 설명한다. 제2도에 있어서, 데이터 선택기(11)에 의해서 예컨대, 입력 신호 I₂=Q₁(제5(c)도)이 선택되고, 이것이 출력 신호 Y 로서 D 플립플롭 회로(16)의 D 입력 단자에 공급되는 경우를 생각한다.

이와 같이 하면, D 플립플롭 회로(16)는 수평 동기 신호

(제5(a)도)의 전단(leading edge)에 응답하여 구형파 신호 Q₁을 래치하고, 제5(f)도에서 도시하듯이 상기 구형파 신호 Q₁이 1H 지연되는 출력 Q를 발생한다.

그리고, 상기 D 플리플롭 회로(16)의 출력 Q 는, D 플립플롭 회로(17)의 D 입력 단자에 공급되어, 수평 동기 신호

의 전단에 응답하여 래치된다. 상기 D 플립플롭 회로(17)는 제5(g)도에 도시하듯이 제5(f)도의 구형파 신호 Q 가 1H 지연되는

를 발생한다.

그리고, D 플립플롭 회로(16)의 출력 Q 및 D 플립플롭 회로(17)의 출력

는 NAND 게이트(20)에 공급되어, 제5(h)도에 도시하듯이 구형파 신호 Q₁과 역상이고 펄스 폭이 1H 인 구형파 신호가 얻어지며, 이것이 라인 메모리(6)의 기록 이네이블 단자에 공급되어 4H 기간 마다 1H 기간 동안 기록 이네이블로 되어서 입력 디지털 영상 신호의 수직 방향 모자이크화가 행해진다.

또, 데이터 선택기(11)에 있어서 선택 신호 S₀=S₁=S₂=0 일때는 Y=I₀=0 이 선택되고, 이때 디코더(22)의 출력이 “0”, 디코더(23)의 출력이 “1”로 되므로 D 플립플롭 회로(16)의 출력 Q 는 “1”, AND 게이트(24)의 출력은 “0”으로 되며, 이것으로 D 플립플롭 회로(17)의 출력

도“1”로 되며, NAND 게이트(20)의 출력은 늘 “0”으로 되며, 라인 메모리(6)는 늘 기록 상태로 되어서 모자이크 효과는 없어지며, 단순히 지연시간이 1H 인 지연 소자가 된다.

또, 데이터 선택기(11)에 있어서 선택 신호 S₀=1, S₁=S₂=0 일때는 Y=I₁=Q₀이 선택되면, 이때는 디코더(22)의 출력이 “1”, 디코더(23)의 출력이 “0”로 되며, AND 게이트(24)의 출력은 “0”으로 되므로, 이것에 의해 D 플립플롭 회로(17)의 출력

도 “1”로 되며, NAND 게이트(20)의 출력은 제5(b)도의 구형파 신호 Q₀가 위상반전한 것으로 되며, 2H 기간마다 1H 기간씩 라인 메모리(6)가 기록 가능 상태로 된다.

또한, 데이터 선택기(11)에 있어서 출력 신호 Y 가 입력 신호 I₂내지 I₇, 즉, 카운터(10)의 출력 Q₁내지 Q₆으로 되는 경우는, 디코더(22, 23)의 출력은 “1”이 되고, 따라서 AND 게이트(24)의 출력도 “1”로 되므로 D 플립플롭 회로(16)의 프리세트 입력 단자 및 D 플립플롭 회로(17)의 크리어 입력 단자에는 “1”이 공급되므로 각각 프리세트 및 클리어되지 않는다.

입력 단자(4)[(4₀), (4₁), (4₂)]에 공급되는 수평 선택 신호 SL_h에 따라서 선택기(14)로부터 클록 신호 CK 및 카운터(13)의 각 출력 Q₀, Q_1~Q₆중의 하나가 기록 및 판독 클록 신호로서 라인 메모리(6)의 판독 및 기록 어드레스 카운터에 공급된다. 이같이 해서, 상기 라인 메모리(6)가 기록 가능한 상태에 있고, 그 기록 및 판독 클록 신호로서 카운터(13)의 출력 Q₀내지 Q₆이 공급되었을 때는 각각 2, 4, 8, 16, 32, 64, 128 개의 클록 펄스 CK 의 도래마다, 1 회씩 입력 디지털 영상 신호의 디지털 화소 신호가 라인 메모리(6)에 기록되어 입력 디지털 영상 신호의 수평 방향의 모자이크화가 행해진다. 즉, 각각 2, 4, 8, 16, 32, 64, 128 개의 클록 펄스 CK 의 도래마다 입력 디지털 영상 신호의 디지털 화소 신호가 라인 메모리(6)에 기록 되며, 각각 2, 4, 8, 16, 32, 64, 128 개의 클록 펄스 CK의 도래마다 라인 메모리(6)로부터 다음의 디지털 화소 신호가 판독되며, 각각 2, 4, 8, 16, 32, 64, 128 개의 클록 펄스 CK 가 도래하는 동안 그 디지털 화소 신호가 홀드된다. 또 기록 및 판독 클록 신호로서 클록 신호 CK를 라인 메모리(6)에 공급할 때에는 모자이크 효과가 없어지며 라인 메모리(6)는 단지 1H 지연 회로로서 기능한다.

전술한 실시예에 있어서는 1H 분의 디지털 영상 신호를 기억하는 라인 메모리로서 FIFO 메모리를 사용한 경우에 대해서 기술하였는데, 1H 분의 디지털 영상 신호를 기억하는 동시에 기록 및 판독을 행할 수 없는 라인 메모리를 1 쌍 설치하여 임의의 1H 기간에 있어서 한쪽을 기록용, 다른쪽을 판독용으로서 사용하고, 다음 1H 기간에 있어서 한쪽을 판독용, 다른쪽을 기록용으로서 사용하고, 이후는 이것을 교호로 반복해가도록 할 수도 있다.

또, 수직 선택 신호 및 수평 선택 신호는 1 프레임내의 임의의 영역에만 모자이크 효과를 발생시키도록 설정될 수도 있다.

전술한 본 발명에 의하면 구성이 간단하고, 제조 비용이 절감되고 소비전력이 적은 모자이크 효과 장치를 얻을 수 있다.

Claims

모자이크 효과 발생 장치에 있어서, 입력 디지털 영상 신호가 공급되는 1 라인 메모리와, 상기 입력 디지털 영상 신호의 샘플링 주파수의 1/N (N은 정수)의 주파수의 클록 신호를 발생하고, 기록 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 클록 신호 발생 수단과, 상기 입력 디지털 영상 신호의 1 수평 주기의 복수배의 기간마다 1 수평 주기 기간만큼 상기 1 라인 메모리로의 상기 입력 영상 신호의 기록을 이네이블하는 제어 신호를 상기 1 라인 메모리에 공급하는 기록 제어 수단을 포함하는 모자이크 효과 발생 장치.
제1항에 있어서, 상기 1 라인 메모리는 FIFO 메모리인 모자이크 효과 발생 장치.
모자이크 효과 발생 장치에 있어서, 입력 영상 신호가 공급되는 1 라인 메모리와, 소정의 주파수의 클록 신호를 발생하고 기록 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 클록 신호 발생 수단과, 상기 입력 영상 신호의 1 수평 주기의 복수배의 기간마다 1 수평 주기 기간 만큼 상기 1 라인 메모리로의 상기 입력 영상 신호의 기록을 이네이블하는 기록 제어 수단을 포함하며 상기 기록 제어 수단은, 상기 입력 영상 신로호부터 분리된 수평 동기 신호가 공급되며, 상기 수평 동기 신호를 복수의 분주비로 분주해서 복수의 구형파를 출력하는 카운터와, 상기 카운터의 출력 신호가 공급되며, 모자이크의 수직 방향의 폭을 설정하는 수직 선택 신호에 의거하여 상기 복수의 구형파 중의 하나를 출력하는 선택기와, 상기 선택기의 출력 신호가 공급되며, 상기 1 라인 메모리의 기록을 이네이블하기 위한 제어 신호를 형성하는 펄스 폭 변경 회로를 포함하는 모자이크 효과 발생 장치.
모자이크 효과 발생장치에 있어서, 입력 영상 신호가 공급되는 1 라인 메모리와, 소정의 주파수의 클록 신호를 발생하고 기록 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 클록 신호 발생 수단과, 상기 입력 영상 신호의 1 수평 주기의 복수배의 기간마다 1 수평 주기 기간 만틈 상기 1 라인 메모리로의 상기 입력 영상 신호의 기록을 이네이블하는 기록 제어 수단을 포함하며, 상기 클록 신호 발생 수단은, 기준 클록이 공급되며, 상기 기준 클록을 복수의 분주비로 분주하고, 복수의 구형파를 출력하는 카운터와, 상기 카운터의 출력 신호가 공급되며, 모자이크의 수평 방향의 폭을 설정하는 수평 선택 신호에 의거하여 상기 복수의 구형파 중의 하나를 출력하는 선택기를 포함하는 모자이크 효과 발생 장치.
모자이크 효과 발생 장치에 있어서, 입력 디지털 영상 신호가 공급되며, 상기 입력 신호를 디지털 영상 신호로 변환하는 A/D 변환기와, 상기 A/D 변화기의 출력 신호가 공급되는 1 라인 메모리와, 상기 입력 디지털 영상신호의 샘플링 주파수의 1/N (N은 정수)의 주파수의 클록 신호를 발생하고, 기록 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 클록 신호 발생 수단과, 상기 입력 영상 신호의 1 수평 주기의 복수배의 기간마다 1 수평 주기 기간만큼 상기 1 라인 메모리로의 상기 디지털 입력 영상 신호의 기록을 이네이블하는 기록 제어 수단과,상기 1 라인 메모리의 출력 신호가 공급되어, 판독된 상기 디지털 영상 신호를 아날로그 영상 신호로 변환하는 D/A 변환기를 포함하는 모자이크 효과 발생 장치.
모자이크 효과 발생 장치에 있어서, 입력 영상 신호가 공급되며, 상기 입력 신호를 디지털 영상 신호로 변환하는 A/D 변환기와, 상기 A/D 변화기의 출력 신호가 공급되는 1 라인 메모리와, 기준 클록이 공급되며, 상기 기준 클록을 복수의 분주비로 분주하여 복수의 구형파를 출력하는 제1카운터와, 상기 제1카운터 출력 신호가 공급되며, 모자이크의 수평 방향의 폭을 설정하는 수평 선택 신호에 의거하여 상기 복수의 구형파 중의 하나를 출력하고, 기록 클록 신호 및 판독 클록 신호로서 상기 1 라인 메모리에 공급하는 제1선택기와, 상기 입력 영상 신호로부터 분리된 수평 동기 신호가 공급되며, 상기 수평 동기 신호를 복수의 분주비로 분주해서 복수의 구형파를 출력하는 제2카운터와, 상기 제2카운터의 출력 신호가 공급되며, 모자이크의 수직 방향의 폭을 설정하는 수직 선택 신호에 의거하여 상기 복수의 구형파 중의 하나를 출력하는 제2선택기와, 상기 제2선택기의 출력 신호가 공급되고, 상기 1 라인 메모리의 기록을 이네이블하기 위한 제어 신호를 형성하고, 상기 1 라인 메모리에 공급하는 펄스 폭 변경 회로와, 상기 1 라인 메모리의 출력 신호가 공급되며, 판독된 상기 디지털 영상 신호를 아날로그 영상 신호로 변환하는 D/A 변환기를 포함하는 모자이크 효과 발생 장치.
제6항에 있어서, A/D 변환기 및 상기 D/A 변환기는 상기 기준 클록이 공급되는 모자이크 효과 발생 장치.