JPH0792934A - 記憶回路、アドレス信号発生回路及びフラットパネル駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】パネル表示画素に対応する記憶素子をもつ記憶
回路の内蔵されたフラットパネル駆動回路において内蔵
記憶回路のアドレス信号を変換することで、従来の外部
信号を用いても記憶素子に読み込んだ素子データをパネ
ルの任意のライン数に対応させる。 【構成】入力クロック１０２を分周用信号作成部１２
１、分周器１２３により分周し、外部リセット信号１０
１で決定される分周最大値をラッチ１２９で保持する。
分周出力１２８とラッチ出力１３０を信号比較器１３１
で比較し、一致時信号合成部１３３で分周出力１２８を
リセット状態とし、アドレス信号１３４を得る。上記ア
ドレス信号をフラットパネル駆動回路に内蔵する記憶回
路に使用する。 【効果】アドレスを変化させる信号とアドレスの周期を
可変させる２本の外部信号だけで記憶回路の使用領域を
可変、特定させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明の記憶素子は書き込み読み
出しをする記憶素子であるＳＲＡＭ，ＤＲＡＭ，ＰＲＯ
Ｍ，ＥＰＲＯＭ，ＥＥＰＲＯＭに用いられる。本発明の
アドレス信号発生回路は上記書き込み読みだしをする記
憶素子の動作に用いる。本発明のフラットパネル駆動回
路は液晶パネルのフラットパネルのデータ用電極に接続
される駆動回路に用いられる。

【０００２】

【従来の技術】以下書き込み読み出しをする記憶素子
は、記憶素子と略す。以下信号のハイレベルを「Ｈ」、
ローレベルを「Ｌ」で示す。論理を理解し易くするため
に特に指定のない場合には信号は「Ｈ」で動作可能、カ
ウント等の切り変わりには信号の立ち下がりを用いて説
明する。

【０００３】図８及び図９は、それぞれ従来の記憶回路
の構成図及び記憶回路周辺の信号を示す図である。入力
クロックを五つカウントするものを例として用いる。

【０００４】第１の外部信号である入力クロック102及
び第２の外部信号である外部リセット信号101を記憶素
子動作用信号作成部103に入力し記憶素子104へのデータ
の読み出し書き込みに必要となる信号ＷＲ105，ＲＤ10
6，ＰＣ107等の信号を作成する。ＷＲ105信号は記憶素
子104へのデータの書き込みに用いる信号である。ＲＤ1
06信号は記憶素子104からのデータの読み出しに用いる
信号である。ＰＣ107信号はＷＲ105信号とＲＤ106信号
の切り変わりに必要となるプリチャージ信号である。入
力クロック102に同期した記憶素子入力データ110の斜線
で示したデータが転送されてくるとその記憶素子入力デ
ータ110はＷＲ105信号の矢印で示したパルスによりアド
レス変化手段及びアドレス周期可変手段を含むアドレス
信号発生回路161より作られるアドレス一段目信号162-
1，アドレス二段目信号162-2，アドレス三段目信号162-
3が共に「Ｌ」の部分の記憶素子104内に取り込まれる。
アドレス一段目信号162-1は最下位アドレスを示す。そ
の後ＲＤ106信号の矢印に示したパルスによりアドレス
一段目信号162-1，アドレス二段目信号162-2，アドレス
三段目信号162-3が共に「Ｌ」の部分の記憶素子104から
斜線に示す記憶素子104に書き込んだデータが読み出さ
れる。この記憶素子出力データ163の斜線で示した部分
を同期部112で入力クロック102により同期をとると出力
データ164の斜線部にデータが出力される。この様に従
来の記憶回路の出力データ164は入力された部分から入
力クロック102一周期遅れた部分に出力される。すなわ
ち記憶素子入力データ110のb1,b2,b3・・・・はそれぞれ記
憶回路出力データ164のb1,b2,b3・・・・に読み出される。

【０００５】図１０及び図１１は、それぞれ従来のアド
レス信号発生回路の構成図及びアドレス信号発生回路の
周辺の信号を示す図である。入力クロックを五つカウン
トするものを例として用いる。第１の外部信号である入
力クロック102を分周手段である同期あるいは非同期の
分周器171に入力し入力クロック102の分周を行う。分周
器171はリセット付きフリップフロップで構成する。入
力クロック102と第２の外部信号である外部リセット信
号101を分周器リセット信号作成部172に入力することで
分周器171のリセットに必要となる分周器リセット信号1
73を得る。この分周器リセット信号作成部172では入力
クロック102の立ち下がりエッジにより信号を作成しこ
の信号と外部リセット信号101とを論理合成を行う。こ
の分周期リセット信号173を分周器171のリセット端子に
入力する。これらの信号によりアドレス信号発生回路か
らアドレス信号174が得られる。

【０００６】図１２及び図１３は、それぞれ従来のフラ
ットパネル駆動回路の構成図及びフラットパネル駆動回
路周辺の信号を示した図である。ＶＳＹＮＣ142信号
は、フラットパネル141の垂直方向の同期信号。ＨＳＹ
ＮＣ143信号は、フラットパネル141の水平方向の同期信
号。フラットパネル141を駆動するにはフラットパネル1
41の縦横に配置される電極に信号を与える必要がある。
この電極に信号を与えるものがフラットパネル用データ
ライン駆動回路181及びコモンライン駆動回路145であ
る。ここで説明する従来のフラットパネル駆動回路はデ
ータライン駆動回路181に対応する。パネル表示画素デ
ータである入力画素データ146はＨＳＹＮＣ143一周期内
に一水平期間分の画素データがシリアルに、ＶＳＹＮＣ
142一周期内に一画面分の画素データがシリアルに転送
されてくる。このシリアル画素データをシリアル・パラ
レル変換部182に入力してパラレル画素データ183に変換
する。このパラレル画素データ183はパネル駆動用信号
変換部184によりフラットパネル141の駆動が行えるパネ
ル駆動用信号185に変換され出力する。入力画素データ1
46の斜線の部分に入力されたデータはパラレル画素デー
タ183の斜線部分、パネル駆動用信号185の斜線部分と送
られる。よってパネル駆動用信号185はシリアルな入力
画素データ146が入力された期間からＨＳＹＮＣ143一周
期遅れた部分に出力される。

【０００７】

【発明が解決しようとする課題】フラットパネルの画質
の向上、低消費電力化を図るためにはフラットパネル駆
動回路に記憶素子を内蔵するのは必要な技術となる。し
かし上記した従来のアドレス信号発生回路で動作する記
憶回路を単純に内蔵するフラットパネル駆動回路では下
記に示す様な課題を有していた。すなわち従来のアドレ
ス信号発生回路を用い記憶素子を内蔵したフラットパネ
ル駆動回路では表示用のシリアル画素データが入力され
てから水平同期信号一周期後にパラレル変換された画素
データが出力され、この画素データを記憶素子に入力し
出力させるとさらに水平同期信号一周期遅れて出力され
ることとなり結果的にシリアル画素データが入力されて
から水平同期信号二周期してから画素データが出力され
ることとなる。通常フラットパネル駆動回路ではシリア
ル画素データが入力されてから水平同期信号一周期して
から画素データが出力されるため、フラットパネルを駆
動するもう一方のコモンライン駆動回路とのマッチング
がとれなくなり表示的には本来２ライン目に表示される
はずのデータが１ライン目に表示されるというように１
ラインずつずれて表示されることになる。これを回避す
るにはフラットパネルのコモンライン用の駆動回路を変
更するかフラットパネル駆動回路制御用信号の変更を行
う必要が生じコストアップにつながる。

【０００８】そこで上記各問題点に鑑み、記憶回路の動
作に必要となるアドレス信号発生回路の出力タイミング
を変更することで、回路網内部に記憶素子を内蔵した場
合にもアドレスを変化させる信号とアドレス周期を可変
させる２本の外部信号だけで記憶回路の使用領域を可
変，特定させることができ、回路網内部に記憶素子を内
蔵しない場合と同様に周辺回路を組むことができる。パ
ネル表示画素に対応する記憶素子を内蔵したフラットパ
ネル駆動回路においてフラットパネルコントローラから
送られてくる制御信号のうちラッチパルスとフレームス
タート信号を前記外部信号として使用でき新たに信号線
を増加させずに表示ラインに応じた内蔵記憶素子領域の
自動使用範囲調整ができる。これはフラットパネルにお
ける額縁領域の狭幅化の要求に適して好適である。また
記憶素子を内蔵することにより各種のパネル駆動方法が
可能となるため外部信号と同じ信号を用いて画質の改
善、低消費電力化が実現できるフラットパネルを提供で
きる。

【０００９】

【課題を解決するための手段】本発明の記憶回路はアド
レス変化手段及びアドレス周期可変手段よりアドレス信
号を発生するアドレス信号発生手段をもち、このアドレ
ス信号発生手段を用いて記憶回路へ同一アドレス変化期
間内に記憶回路のデータ読み出しアドレスに対して一定
アドレス数異なるデータ書き込みアドレスを発生する手
段をもつことを特徴とする。

【００１０】本発明のアドレス信号発生回路は上記記憶
回路に用いられるものであり、アドレス変化手段を分周
用信号に変換する手段と、分周用信号を分周する信号分
周手段と、最大分周値を保持する信号保持手段と、信号
保持手段のリセット信号及び信号保持手段の信号保持タ
イミング信号を作る信号作成手段と、保持手段に保持さ
れた値と分周手段からの出力信号とを比較する信号比較
手段と、分周手段からの出力信号を比較手段からの信号
で変換する信号変換手段とからなることを特徴とする。

【００１１】本発明のフラットパネル駆動回路はパネル
の全エリアあるいは一部のエリアの画素データに対応し
た記憶素子をもつ上記本発明の記憶回路を内蔵し画素デ
ータを記憶回路の記憶素子に書き込み読み出しをして、
さらにパネル駆動に用いられる信号に電圧変換して出力
させることを特徴とする。

【００１２】

【作用】本発明によれば各種回路網に記憶回路を内蔵し
た場合にも内部に存在しない場合と同様に周辺回路を構
成することができる。

【００１３】また、記憶回路に利用するアドレス信号発
生回路において任意の記憶素子数、アドレス数に、従来
と同じ外部信号で対応できる。

【００１４】また、上記記憶素子をフラットパネル駆動
回路に内蔵することで種々のパネル駆動方法が可能とな
りパネルの画質向上や低消費電力化を図ることができ
る。

【００１５】

【実施例】以下書き込み読み出しをする記憶素子は、記
憶素子と略す。以下信号のハイレベルを「Ｈ」、ローレ
ベルを「Ｌ」で示す。論理を理解し易くするために特に
指定のない場合には信号は「Ｈ」で動作可能、カウント
等の切り変わりには信号の立ち下がりを用いて説明す
る。

【００１６】図１及び図２は、それぞれ本発明の記憶回
路の回路構成図及び記憶回路周辺の信号を示した図であ
る。第１の外部信号である入力クロック102及び第２の
外部信号である外部リセット信号101を記憶素子動作用
信号作成部103に入力し記憶素子104へのデータの書き込
み読み出しに必要となる信号ＷＲ105，ＲＤ106，ＰＣ10
7等の信号を作成する。ＷＲ105信号は記憶素子104への
データの書き込みに用いる信号である。ＲＤ106信号は
記憶素子104からのデータの読み出しに用いる信号であ
る。ＰＣ107信号はＷＲ105信号とＲＤ106信号の切り変
わりに必要となるプリチャージ信号である。入力クロッ
ク102及び外部リセット信号101をアドレス変化手段及び
アドレス周期可変手段を含むアドレス信号発生回路108
に入力する。アドレス信号発生回路108から出力される
アドレス信号109の切り換わりは記憶素子104にデータの
書き込みが終わった直後にくるようにアドレス信号発生
回路108よりアドレス信号109が出力される。入力クロッ
ク102に同期して入力されてくる記憶素子入力データ110
の斜線に示した部分が転送されてくると、その記憶素子
入力データ110はＷＲ105信号の矢印で示したパルスによ
りアドレス信号発生回路108より作られるアドレス一段
目信号109-1，アドレス二段目信号109-2，アドレス三段
目信号109-3共に「Ｌ」の部分の記憶素子内に取り込ま
れる。その後ＲＤ106信号の矢印に示したパルスにより
アドレス一段目信号109-1，アドレス二段目信号109-2，
アドレス三段目信号109-3共に「Ｌ」で選択される記憶
素子内から記憶素子出力データ111の斜線に示す部分に
先に入力した記憶素子入力データ110の斜線で示した記
憶素子に書き込まれたデータが読み出される。記憶素子
出力データ111を同期部112で入力クロック102により同
期をとって出力データ113斜線部にデータが出力され
る。この様に出力データ113は入力された部分から外部
リセット信号101一周期すなわちアドレス一周期遅れた
部分の同一のアドレスの期間に出力される。すなわち本
発明記憶回路への入力データ110のb1,b2,b3・・・・はそれ
ぞれ出力データ113のb1,b2,b3・・・・に読み出される。

【００１７】図３，図４及び図５は、それぞれ本発明の
アドレス信号発生回路の構成図，アドレス信号発生回路
図及びアドレス信号発生回路周辺の信号を示す図であ
る。入力クロックを五つカウントするものを例として用
いる。第１の外部信号である入力クロック102を分周用
信号に変換する第１の変換手段である分周用信号作成部
121で遅延等を用いてカウントクロック122に変換する。
このカウントクロック122を分周手段である同期あるい
は非同期の分周器123により分周を行う。分周器123はリ
セット付きフリップフロップ124で構成される。入力ク
ロック102と外部リセット信号101を信号作成手段である
分周器リセット信号及びラッチ信号作成部125に入力す
ることで分周器のリセットに必要となる分周器リセット
信号126及び後に説明するラッチ信号127を得る。この分
周器リセット信号及びラッチ信号作成部125では入力ク
ロック102と外部リセット信号101との論理合成を行う。
この論理合成された信号がラッチ信号127となり、この
ラッチ信号127の立ち上がりエッジにより作成される信
号が分周器リセット信号126となる。この分周器リセッ
ト信号126を分周器123のリセット端子に入力する。これ
らの信号により分周器123から分周一段目信号128-1,分
周二段目信号128-2,分周三段目信号128-3が出力され
る。これらの信号128-1,128-2,128-3を上記したラッチ
信号127により信号保持手段であるラッチ部129に入力す
る。この結果ラッチ部129には分周器123によりカウント
される最大カウント値がラッチされる。この場合ラッチ
された信号は、ラッチ一段目信号130-1「Ｈ」，ラッチ
二段目信号130-2「Ｌ」，ラッチ三段目信号130-3「Ｈ」
となる。ラッチ一段目信号130-1、ラッチ二段目信号130
-2、ラッチ三段目信号130-3はそれぞれ分周一段目信号1
28-1、分周二段目信号128-2、分周三段目信号128-3をラ
ッチしたものである。信号比較手段である信号比較器13
1はラッチされた信号130-1,130-2,130-3と分周器123の
分周信号128-1,128-2,128-3をそれぞれ比較を行い信号
が一致する部分で信号比較器出力信号132が「Ｈ」とな
るよう動作する。第２の信号変換手段である信号合成部
133では信号比較器131から出力される信号比較器出力信
号132と分周器123より出力される分周器出力信号128-1,
128-2,128-3のそれぞれの信号と論理合成を行いアドレ
ス一段目信号134-1、アドレス二段目信号134-2、アドレ
ス三段目信号134-3を得る。このアドレス一段目信号134
-1は分周一段目信号128-1，ラッチ一段目信号130-1に、
このアドレス二段目信号134-2は分周二段目信号128-2，
ラッチ二段目信号130-2に、このアドレス三段目信号134
-3は分周三段目信号128-3，ラッチ三段目信号130-3に、
それぞれ対応する。

【００１８】図６及び図７は、それぞれ本発明フラット
パネル駆動回路の構成図とフラットパネル駆動回路周辺
の信号を示した図である。ＶＳＹＮＣ142信号は、フラ
ットパネル141の垂直方向の同期信号。ＨＳＹＮＣ143信
号は、フラットパネル141の水平方向の同期信号。フラ
ットパネル141を駆動するにはフラットパネル141の縦横
に配置される電極に信号を与える必要がある。この電極
に信号を与えるものがフラットパネル用データライン駆
動回路144及びコモンライン駆動回路145である。本発明
のフラットパネル駆動回路はデータライン駆動回路144
に対応する。パネルに表示される入力画素データ146は
ＨＳＹＮＣ143一周期内に一水平期間分の画素データが
シリアルにＶＳＹＮＣ142一周期内に一画面分の画素デ
ータがシリアルに転送されてくる。この入力画素データ
146をシリアル・パラレル変換及び記憶素子部動作信号
発生部147に入力してシリアルであった入力画素データ1
46を一水平期間分のパラレル画素データ148に変換及び
記憶素子の動作に必要となるＷＲ105，ＲＤ106，ＰＣ10
7信号とアドレス信号109を発生する。アドレス信号109
は上記本発明のアドレス信号発生回路から出力されるも
のである。パラレル画素データ148は上記本発明記憶回
路に読み込まれる。入力画素データ146の斜線で示され
る部分はシリアル・パラレル変換によりパラレル画素デ
ータ148の斜線に示す部分に変換されＷＲ105信号の矢印
で示すパルスにより記憶素子内に書き込まれＲＤ106信
号の矢印で示すパルスにより記憶素子部150から記憶素
子部出力データ149の斜線で示す部分にデータが読み出
される。そのデータを同期部151によりＨＳＹＮＣ143信
号により同期をとって同期部後データ152の斜線に示す
部分にデータが出力される。この同期部後データ152を
パネル駆動用信号変換部153でパネル駆動が可能な信号
であるパネル駆動用信号154に変換し斜線で示す部分に
データを出力する。よってフラットパネル用データはシ
リアルな入力画素データ146が入力された期間からＶＳ
ＹＮＣ142一周期及びＨＳＹＮＣ143一周期遅れた期間に
出力される。

【００１９】

【発明の効果】本発明の記憶回路は各種回路網の内部に
追加した場合にも記憶回路が内部に存在しない場合と同
様に周辺回路を構成できる。そのため新たな周辺回路の
変更は少なくてすみコストダウンが図れる。

【００２０】本発明アドレス信号発生回路は上記記憶素
子の動作に用いるものであるが、アドレスを変化させる
信号とアドレスの周期を可変させる２本の外部信号だけ
で記憶回路の使用領域を可変，特定させることができ、
任意の記憶素子数、アドレス数に従来と同じ外部信号で
対応することができ回路の簡素化が図れる。

【００２１】本発明のフラットパネル駆動回路は記憶素
子を内蔵するためフラットパネル駆動回路より出力され
る信号であるフラットパネルに供給する信号を種々変換
することが可能となる。例えばパネルの数ラインを同時
に選択するような駆動方法によりフラットパネルの画質
の向上、またパネル画面に静止画が表示されるときには
外部からの画像信号を使わず内蔵する記憶回路からの信
号でパネル駆動を行う駆動方法によりフラットパネルの
低消費電力化の効果が得られる。またフラットパネルコ
ントローラから送られてくる制御信号のうちラッチパル
スとフレームスタート信号を前記外部信号として使用で
き新たに信号線を増加させずに表示ラインに応じた内蔵
記憶素子領域の自動使用範囲調整ができる。これはフラ
ットパネルの額縁領域の狭幅化の要求に好適である。

【図面の簡単な説明】

【図１】本発明の記憶回路の構成図。

【図２】本発明の記憶回路の周辺の信号を示す図。

【図３】本発明のアドレス信号発生回路の構成図。

【図４】本発明のアドレス信号発生回路の回路図。

【図５】本発明のアドレス信号発生回路周辺の信号を示
す図。

【図６】本発明のフラットパネル駆動回路の構成図。

【図７】本発明のフラットパネル駆動回路の周辺の信号
を示す図。

【図８】従来の記憶回路の構成図。

【図９】従来の記憶回路の周辺の信号を示す図。

【図１０】従来のアドレス信号発生回路の構成図。

【図１１】従来のアドレス信号発生回路周辺の信号を示
す図。

【図１２】従来のフラットパネル駆動回路の構成図。

【図１３】従来のフラットパネル駆動回路の周辺の信号
を示す図。

【符号の説明】

101・・・・・外部リセット信号 102・・・・・入力クロック 103・・・・・記憶素子動作用信号作成部 104・・・・・記憶素子 105・・・・・ＷＲ 106・・・・・ＲＤ 107・・・・・ＰＣ 108・・・・・アドレス信号発生回路 109・・・・・アドレス信号 110・・・・・記憶素子入力データ 111・・・・・記憶素子出力データ 112・・・・・同期部 113・・・・・出力データ 121・・・・・分周用信号作成部 122・・・・・カウントクロック 123・・・・・分周器 124・・・・・リセット付きフリップフロップ 125・・・・・分周器リセット信号及びラッチ信号作成部 126・・・・・分周器リセット信号 127・・・・・ラッチ信号 128-1・・・分周一段目信号 128-2・・・分周二段目信号 128-3・・・分周三段目信号 129・・・・・ラッチ部 130-1・・・ラッチ一段目信号 130-2・・・ラッチ二段目信号 130-3・・・ラッチ三段目信号 131・・・・・信号比較器 132・・・・・信号比較器出力信号 133・・・・・信号合成部 134-1・・・アドレス一段目信号 134-2・・・アドレス二段目信号 134-3・・・アドレス三段目信号 141・・・・・フラットパネル 142・・・・・ＶＳＹＮＣ 143・・・・・ＨＳＹＮＣ 144・・・・・データライン駆動回路 145・・・・・コモンライン駆動回路 146・・・・・入力画素データ 147・・・・・シリアル・パラレル変換及び記憶素子部動作信
号発生部 148・・・・・パラレル画素データ 149・・・・・記憶素子部出力データ 150・・・・・記憶素子部 151・・・・・同期部 152・・・・・同期部後データ 153・・・・・パネル駆動用信号変換部 154・・・・・パネル駆動用信号 161・・・・・アドレス信号発生回路 162ー1・・・アドレス一段目信号 162ー2・・・アドレス二段目信号 162ー3・・・アドレス三段目信号 163・・・・・記憶素子出力データ 164・・・・・出力データ 171・・・・・分周器 172・・・・・分周器リセット信号作成部 173・・・・・分周器リセット信号 174・・・・・アドレス信号 182・・・・・シリアル・パラレル変換部 183・・・・・パラレル画素データ 184・・・・・パネル駆動用信号変換部 185・・・・・パネル駆動用信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１と第２の外部信号に従ってアドレス信
   号発生回路によりデータの書き込みと読み出しをする記
   憶回路において前記アドレス信号発生回路は前記第１の
   外部信号によってアドレスを変化させるアドレス変化手
   段と、前記第２の外部信号によりアドレス周期を可変さ
   せるアドレス周期可変手段と、前記アドレス変化手段と
   前記アドレス周期可変手段からの信号を受け同一アドレ
   ス変化期間内に前記記憶回路の読み出しアドレスに対し
   て一定アドレス数異なる書き込みアドレスを発生する手
   段とからなることを特徴とする記憶回路。
2. 【請求項２】請求項１に示す記憶回路に用いられるアド
   レス信号発生回路において上記アドレス変化手段である
   第１の外部信号を遅延等により分周用信号に変換する第
   １の信号変換手段と、分周用信号を同期または非同期で
   分周する手段である信号分周手段と、第１，第２の外部
   信号より分周手段のリセット信号及び信号保持手段へ保
   持するタイミング信号を作る信号作成手段と、上記信号
   分周手段より出力され信号保持タイミング信号により決
   定される最大分周値を保持する信号保持手段と、信号保
   持手段に保持された値と分周手段よりの出力信号を比較
   する信号比較手段と、分周手段からの出力信号を信号比
   較手段よりの信号で論理変換する第２の信号変換手段と
   からなることを特徴とするアドレス信号発生回路。
3. 【請求項３】フラットパネルの駆動回路においてパネル
   の全エリアあるいは一部のエリアの画素データに対応す
   る記憶素子をもつ請求項１に示す記憶回路を内蔵し、画
   素データを記憶回路の記憶素子へ書き込み読み出しをし
   て、さらにパネル駆動に用いられる信号に電圧変換して
   出力させることを特徴とするフラットパネル駆動回路。