JP2528794B2 - ラツチアツプ保護回路付き集積回路 - Google Patents

ラツチアツプ保護回路付き集積回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補性MOS回路技術によるラッチアップ保
護回路付き集積回路に関する。
〔従来の技術〕
相補性MOSテクノロジーによるこの種の集積回路で
は、半導体基板は集積回路の接地電位に接続されておら
ず、基板バイアス電圧発生器により充電される。基板バ
イアス電圧発生器の基板バイアス電圧はトランジスタ−
および障壁キャパシタンスを減少し、またスイツチング
速度を改善する。埋め込まれているｎ伝導形のトラフ状
の半導体領域を設けられているｐ伝導形の材料から成る
半導体基板では、負の基板バイアス電圧は約−２ないし
−3Vである。トラフ状の半導体領域の外側に半導体基板
上に設けられている電界効果トランジスタのソース領域
はこの場合接地電位に接続されている。
正の供給電圧のスイッチオンの瞬間に、考察されてい
るｐ伝導形の半導体基板は先ず“浮動”状態にあり、外
部の電位から隔離されている。
この状態は、基板バイアス電圧発生器が有効になるこ
とにより終了する。供給電圧がスイッチオンされてから
基板バイアス電圧発生器が有効になるまでの時間間隔は
主にクロック周波数、存在する結合キャパシタンスおよ
び存在する容量性負荷により影響される。“浮動”の時
間中は半導体基板は、一方ではトラフ状の半導体領域と
基板との間に、また他方では接地電位と接続されている
ソース領域と基板との間に存在している障壁キャパシタ
ンスを介して一時的に正のバイアス電圧に充電され得
る。この正のバイアス電圧は基板バイアス電圧発生器が
有効になる際に初めて再び減衰し、またその出力端に次
第にビルドアップする負の基板バイアス電圧により置換
される。しかし、集積回路の作動中にも、半導体基板か
ら基板バイアス電圧発生器を経て接地電位にある後者の
端子へ導き出される一層大きい電流が基板バイアス電圧
発生器の内部抵抗における電圧降下により半導体基板の
正のバイアス電圧に通じ得る。しかし、正のバイアス電
圧は、一般に集積回路の損傷を意味するラッチアップ作
用がレリースされ得るので、集積回路の安全を脅かす危
険が高い。
ラッチアップ作用を説明するために、トラフ状の半導
体領域のなかに位置する第１のチャネル形式の電界効果
トランジスタの１つの端子とこの領域の外側で半導体基
板上に位置する第２のチャネル形式の電界効果トランジ
スタの１つの端子との間に一般に交互の伝導形式の４つ
の相続く半導体層が存在しており、その際に前者のトラ
ンジスタの一方の端子領域は第１の半導体層を、トラフ
状の半導体領域は第２の半導体層を、半導体基板は第３
の半導体層を、また後者のトランジスタの一方の端子領
域は第４の半導体層を形成することから出発する。この
構成に基づいて、１つの寄生的なpnpトランジスタおよ
び１つのnpnトランジスタが生ずる。pnpトランジスタの
コレクタはnpnトランジスタのベースに相当し、またpnp
トランジスタのベースはnpnトランジスタのコレクタに
相当する。この構造はサイリスタのように１つの四層ダ
イオードpnpnを形成する。半導体基板の正のバイアス電
圧では第３の半導体層と第４の半導体層との間のpn接合
が、この四層構造のなかに寄生的なサイリスタ作用に帰
せられる１つの電流枝路が前記のトランジスタ端子の間
に生ずるほど導通方向にバイアスされ得る。その後、電
流枝路は正の基板バイアス電圧の消滅後も残存し、集積
回路を熱的に過負荷し得る。
トランジスタキャパシタンスおよび障壁キャパシタン
スの減少のためにNMOS技術において、集積回路上のいわ
ゆる基板バイアス電圧発生器を介して発生される負の基
板バイアス電圧が使用されることは公知である（図書シ
リーズ「半導体エレクトロニクス（Halbleiterelektron
ik）」、14、エイチ・ワイス（H.Weiss）、ケイ・ホー
ニンガー（K.Horninger）“集積MOS回路（Integrierte
MOS−Schaltungen）”、第247〜248頁参照）。正の半導
体基板電圧におけるラッチアップ作用は同じくこの専門
図書の第111〜112頁にも記載されている。解決策として
ここにはテクノロジーの変更（ドーピングプロフィル）
または設計時の対策（トラフ間隔）が提案されている。
ラッチアップ作用を阻止する１つの他の提案は刊行物：
ディー・タカクス（D.Takacs）ほか“オンチップ基板バ
イアス発生器を有するｎウェルCMOS中の静的および過渡
的ラッチアップハードネス（Static and transient lat
ch−up hard ness in n−well CMOS with on−chip sub
strate bias generater）”、IEDM85、テクニカルダイ
ジェスト（Technical Digest）、第504〜508頁に示され
ている。ここには、半導体基板中の寄生的バイポーラト
ランジスタを能動化するのに十分でない値に半導体基板
電位を制限することによってラッチアップ作用を防止す
る端子回路が提案されている。そのために端子回路は高
い容量性充電電流を接地点に導き出さなければならな
い。
上記の端子回路により原理的に、半導体基板の正の充
電の可能性は排除されず、単にその影響が、半導体基板
の正の充電が行われた場合に低抵抗の接地接続が正の充
電を再び消滅させることにより補償される。
〔発明が解決しようとする問題点〕
本発明の目的は、冒頭に記載した種類の集積回路であ
って、ラッチアップ作用の生起がほぼ回避される集積回
路を提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項
に記載の集積回路により達成される。
特許請求の範囲第２項ないし第８項には本発明の有利
な実施例があげられており、また特許請求の範囲第９項
には本発明の有利な応用例があげられている。
〔発明の効果〕
本発明により得られる利点は特に、ラッチアップ作用
をレリースし得る望ましくない高い半導体基板の充電が
簡単な手段により、この危険を排除する値に制限される
ことである。
〔実施例〕
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
第１図には、ドープされた半導体材料、たとえばｐ伝
導形シリコンから成る半導体基板１の上に構成されてい
るラッチアップ保護回路を有する本発明による集積回路
が示されている。半導体基板１は、その境界面1aまで延
びているｎ伝導形のトラフ状の半導体領域２を有する。
半導体領域２の外側の半導体基板内に、２つのｎチャネ
ル電界効果トランジスタT2およびT3のソースおよびドレ
イン領域を形成するn+ドープされた半導体領域３、４、
20および21が埋め込まれている。任意に（たとえば“積
み重ねられたキャパシタ”または“トレンチキャパシ
タ”として）構成されていてよいコンデンサＣは、この
場合、１つの平らな誘電体層25、１つの平らなポリシリ
コン層26および１つの平らなｎドープされた層24から成
っており、ｎチャネル電界効果トランジスタT3と一緒
に、情報の書込みおよび読出しが可能な１トランジスタ
メモリセルを形成する。半導体領域３と４との間または
20と21との間に位置するチャネル範囲は、１つの端子６
または37を設けられており、またたとえばSiO2から成る
１つの薄い電気絶縁層７または23により境界面1aから隔
てられている１つのゲート５または22により覆われる。
ドレイン領域21は端子38と接続されており、他方ソース
領域３は接地電位VSSにある端子８と接続されている。
さらに半導体領域２のなかに１つのｐチャネル電界効果
トランジスタT1のソースおよびドレイン領域を形成する
p+ドープされた半導体領域９および10が埋め込まれてい
る。領域９と10との間に位置するチャネル範囲は、１つ
の端子12を設けられており、またたとえばSiO2から成る
１つの薄い電気絶縁層13により境界面1aから隔てられて
いる１つのゲート11により覆われる。電界効果トランジ
スタT1のソース領域９は、供給電位VDDと接続されてい
る１つの端子14と接続されている。端子14と接続されて
いるn+ドープされた接触領域15を介して半導体領域２は
供給電圧VDDに接続されている。
さらに、接地電位VSSおよび供給電圧VDDに接続されて
おり、たとえば−２ないし−3Vの負の基板バイアス電圧
を発生する基板バイアス電圧発生器16が設けられてい
る。基板バイアス電圧発生器16の出力端17は入力端30を
介してラッチアップ保護回路27と接続されており、また
半導体基板１のなかに埋め込まれているp+ドープされた
基板電圧端子18と接続されている。それによって半導体
基板１は基板バイアス電圧発生器16により発生される負
の基板バイアス電圧VBBにあり、他方において半導体基
板１のなかに位置するトランジスタ、たとえばT2のソー
ス領域、たとえば３は接地電位VSSにある。これによ
り、なかんずく、半導体基板１のなかに配置されている
トランジスタのドレインおよびソース領域の障壁キャパ
シタンスが小さくされることが達成される。鎖線19に沿
って位置する四層構造３、１、２および９が端子８と14
との間に生じ得るラッチアップ作用を避けるため、コン
デンサＣの容量性充電電流が電子的保護回路27により、
ラッチアップがレリーズされるほど基板を正に充電する
のに十分でない値に減ぜられる。電子的保護回路27のな
かで入力端30における信号の大きさに関係して入力端31
が、コンデンサＣのコンデンサ面26に接続されている出
力端29と電気的に接続される。入力端31はコンデンサに
対するバイアス電圧発生器28に接続されている。バイア
ス電圧発生器28は接地電位VSSおよび供給電圧VDDと接続
されている。バイアス電圧発生器28の出力電圧はたとえ
ば供給電圧の半分、すなわちVDD/2であってよい。電子
的保護回路27の入力端30は同時に基板バイアス電圧発生
器16の出力端17およびp+ドープされた基板バイアス電圧
端子18と接続されている。内部参照電圧よりも大きい電
圧VBBにおいて、電子的保護回路27は入力端31と出力端2
9との間の接続を遮断する。このことは、正の基板電位
においてバイアス電圧発生器28からコンデンサＣへの容
量性充電電流が遮断されることを意味する。これはたと
えば、供給電圧VDDのスイッチオンの際に半導体基板１
が、基板バイアス電圧発生器16がまだその完全な負のバ
イアス電圧を供給しない間に、容量性充電電流により正
のバイアス電圧に高められるときに生ずる。正規作動中
または負の基板バイアス電圧の際にはコンデンサ面26は
低抵抗で電子的保護回路27を介してコンデンサに対する
バイアス電圧発生器28に接続されている。
第２図には、追加的な端子回路により第１図と相違す
る本発明の第２の実施例が示されている。基板バイアス
電圧発生器16の出力端17は１つの電子的スイッチ、ここ
では電界効果トランジスタT4を介して、接地電位VSSに
ある１つの回路点と接続されている。図示されている実
施例ではこの回路点は端子36である。詳細には、第２図
の配置における出力端17は、半導体基板１のなかに埋め
込まれている１つのn+ドープされた半導体領域32と接続
されている。半導体基板１のなかに埋め込まれている１
つの別のn+ドープされた半導体領域33が、接地電位VSS
にある回路点、すなわち端子36と接続されている。領域
32と33との間に位置する半導体基板１の範囲は、たとえ
ばSiO2から成る薄い電気絶縁層34により境界層1aから隔
てられている１つのゲート35により覆われている。領域
32および33は部分34および35と一緒に１つのｎチャネル
電界効果トランジスタT4を形成する。トランジスタT4の
駆動は節点17を介して行われる。
第２図中のスイツチングトランジスタ32ないし35は、
半導体基板１とn+ドープされた半導体領域３との間のpn
接合の導通電圧よりも小さい値の低いカットオフ電圧を
有していなければならない。これは通常の仕方でたとえ
ば、領域32と33との間に位置する半導体基板１の範囲が
たとえば1015cm-3の基本ドーピングのほかに追加的なド
ーピングを施されておらず、他方においてその他の電界
効果トランジスタ、たとえばT2のチャネル範囲は好まし
くは約1012cm-2の量でのインプランテーションにより基
本ドーピングを強くする追加的なドーピングを施されて
いることにより達成される。使用される製造技術で２種
類の絶縁層厚みが得られるならば、絶縁層34に対しては
たとえば15nmの薄いほうの厚みが使用され、他方におい
て絶縁層７および13に対しては約20ないし25nmの厚みが
選定されることが目的にかなっている。半導体基板１が
たとえば、第１図で既に説明したように、基板バイアス
電圧発生器16がまだ完全な負の電圧を有していないとき
に供給電圧VDDが与えられた際に生ずる正のバイアス電
圧にあれば、ゲート35も相応に正にバイアスされてお
り、このことは低いカットオフ電圧の超過の際にスイツ
チングトランジスタ32ないし35が導通することに通ず
る。それによってその後は節点17における電圧は低いカ
ットオフ電圧の値に制限される。
電子的保護回路がコンデンサＣの容量性充電電流の遮
断により半導体基板１におけるこの充電電流による正の
充電を阻止する間は、追加的な端子回路は正の基板充電
のその他のすべての可能性を妨げる。たとえば作動中
に、半導体基板１および部分18、17、16を経て接地VSS
へ流れ出る大きな電流が生ずると、基板バイアス電圧発
生器16の内部抵抗Ｗに、出力端17、従ってまた半導体基
板１が少なくとも一時的に正のバイアス電圧に達するよ
うな電圧降下が生じ得る。この場合、この電流は追加的
な端子回路を経て流し出される。
第１図および第２図中の基板バイアス電圧発生器16、
電子的保護回路27およびコンデンサに対するバイアス電
圧発生器28が半導体基板の上に一緒に集積されているこ
とは目的にかなっている。
第３図には電子的保護回路27の原理回路が示されてい
る。この回路は３つの構成要素、すなわち１つの入力端
30を有する１つのコンパレータＫと、１つの増幅器Ｖ
と、１つの入力端31および１つの出力端29を有する１つ
の電子スイッチＳとから成っている。コンパレータは入
力端30に与えられている電圧を内部の所与の電圧値また
は接地電位VSSと比較する。比較の結果、与えられてい
る電圧が内部の電圧値よりも大きければ、相応の信号が
出力端30aに発せられ、この信号が増幅器Ｖを介して増
幅され、また電子スイッチＳのなかで入力端31および出
力端29を電気的に互いに隔てる。しかし、入力端30に与
えられている電圧が内部の電圧値よりも小さければ、出
力端30aにおける信号を介して電子スイッチＳのなかで
入力端31および出力端29を電気的に互いに接続する。増
幅器Ｖは、電子スイッチＳへのコンパレータＫの出力電
圧のマッチングの必要性に応じて組み込まれる。
第４図には電子的保護回路27の実施例が示されてい
る。この回路はただ２つの構成要素、すなわち１つのコ
ンパレータＫおよび１つの電子スイッチＳから成ってい
る。コンパレータＫとしては、１つのｎチャネル電界効
果トランジスタT5と、特に１つのｐチャネル電界効果ト
ランジスタT6により形成されておりその基板でそのソー
ス端子と接続されている１つの負荷要素との直列回路が
設けられている。電界効果トランジスタT5およびT6のゲ
ートは一緒に接続されており、また電子的保護回路27の
入力端30を形成している。直列回路の一方の端子は供給
電圧VDDに接続されており、また他方の端子は接地電位V
SSと接続されている。電子スイッチＳは１つのｎチャネ
ル電界効果トランジスタT7により実現されている。ドレ
インおよびソース端子はそれぞれ電子的保護回路27の入
力端31および出力端29を形成する。接続点39はｎチャネ
ル電界効果トランジスタT7のゲートに接続されており、
また電界効果トランジスタT7および電界効果トランジス
タT5の基板端子は基板電位VBBに接続されている。
作動中に入力端30における電圧が電界効果トランジス
タT5のカットオフ電圧VTと接地電圧VSSとの和を超過す
ると、インバータT5、T6における出力電圧は低下する。
電界効果トランジスタT5は導通状態となり、接続点39に
おける電位を低める。この場合には電界効果トランジス
タT7は遮断状態にあり、また入力端31と出力端29との間
の接続は遮断されている。負の基板バイアス電圧の際に
は、すなわち入力端30における電圧がUT＋VSSよりも小
さいときには、電界効果トランジスタT5は遮断状態とな
り、他方において電界効果トランジスタT6、T7は導通状
態に移行する。この場合には入力端31および出力端29は
電気的に互いに接続される。供給電圧VDDも基板バイア
ス電圧VBBも正規作動中に電流を負荷されない。
以上に説明した実施例とならんで本発明は、ｎ伝導形
の基板がｐ伝導形のトラフ状の半導体領域を設けられて
いる実施例をも含んでいる。その際には、すべての半導
体部分の伝導形式およびすべての電圧の極性がそれぞれ
逆にされる。
さらに、本発明は第１図および第２図から下記のよう
に変形された実施例をも含んでいる。境界線B1は省略さ
れており、その際にこれらの両部分はいまやｎ伝導形の
基板として理解されるべきである。これから出発してこ
のｎ伝導形の基板のなかに、破線B2によりｎ伝導形の基
板に対して境されており、また回路部分T2、T3、Ｃ、T4
および18を含んでいる１つのｐ伝導形のトラフ状の半導
体領域が埋め込まれる。
本発明の有利な応用例は、メモリセルと共にモノリシ
ックに集積されている実装密度が高いダイナミック半導
体メモリの周辺回路への応用である。
【図面の簡単な説明】
第１図は１トランジスタメモリセルを有するCMOS回路技
術によるラッチアップ保護回路付き集積回路の構成図、
第２図は追加的に１つの端子回路を設けられていること
以外は第１図と同様のラッチアップ保護回路付き集積回
路の構成図、第３図はラッチアップ保護回路の原理回路
図、第４図はラッチアップ保護回路の実施例の回路図で
ある。 １……半導体基板、1a……境界面、２……トラフ状半導
体領域、3,4,20,21,15,32,33……n+ドープされた半導体
領域、5,11,22,35……ゲート電極、6,12,37……ゲート
端子、8,14,38,36……ドレインまたはソース端子、9,1
0,18……p+ドープされた半導体領域、16……基板バイア
ス電圧発生器、17……基板バイアス電圧発生器の出力
端、24……コンデンサＣのｎドープされた層、25……コ
ンデンサＣの平らな誘電体層、26……コンデンサＣの平
らなボリシリコン層、28……バイアス電圧発生器、29…
…ラッチアップ保護回路の出力端、30,31……ラッチア
ップ保護回路の入力端、30a……コンパレータの出力
端、39……接続点、B1,B2……境界線、Ｃ……コンデン
サ、Ｋ……コンパレータ、Ｓ……電子スイッチ、T1〜T7
……トランジスタ、Ｖ……増幅器、VBB……基板バイア
ス電圧、VDD……供給電圧、VSS……接地電位、Ｗ……バ
イアス電圧発生器の内部抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】ドープされた半導体基板（１）のなかに配
    置されており基板バイアス電圧発生器（16）の出力端
    （17）に接続されている基板バイアス電圧端子（18）を
    有する相補性MOS回路技術によるラッチアップ保護回路
    付き集積回路において、２つのコンデンサ面（24、26）
    を有する１つのコンデンサ（Ｃ）が設けられており、そ
    の第１のコンデンサ面（24）がドープされた半導体基板
    （１）と接続されており、その第２のコンデンサ面（2
    6）が、基板バイアス電圧端子（18）から取り出される
    電圧により制御される電子的保護回路（27）を介してコ
    ンデンサに対するバイアス電圧発生器（28）に接続され
    ており、電子的保護回路（27）は予め定められたカット
    オフ電圧（UT）を有する電界効果トランジスタ（T5）を
    含み、基板バイアス電圧端子（18）から取り出される電
    圧が基準電位（接地、VSS）および電子的保護回路（2
    7）の電界効果トランジスタのカットオフ電圧（VT）の
    和よりも小さいときには、第２のコンデンサ面（26）お
    よびコンデンサに対するバイアス電圧発生器（28）が電
    子的保護回路（27）により互いに接続されており、基板
    バイアス電圧端子（18）から取り出される電圧が前記の
    和よりも大きいときには、第２のコンデンサ面（26）と
    コンデンサに対するバイアス電圧発生器（28）との間の
    接続が電子的保護回路（27）により遮断されていること
    を特徴とするラッチアップ保護回路付き集積回路。
  2. 【請求項２】第１の伝導形式の半導体基板（１）が第１
    の伝導形式のトラフ状の半導体領域により置換され、第
    ２の伝導形式のトラフ状の半導体領域（２）が第２の伝
    導形式の半導体基板により置換され、第１の伝導形式の
    トラフ状の半導体領域が第２の伝導形式の半導体基板の
    なかに埋め込まれていることを特徴とする特許請求の範
    囲第１項記載の集積回路。
  3. 【請求項３】電子的保護回路（27）が１つのコンパレー
    タ（Ｋ）、１つの増幅器（Ｖ）および１つの電子スイッ
    チ（Ｓ）から成っていることを特徴とする特許請求の範
    囲第１項または第２項記載の集積回路。
  4. 【請求項４】コンパレータ（Ｋ）が１つの負荷要素およ
    び１つの第１の電界効果トランジスタ（T5）の直列回路
    を含んでおり、同時に負荷要素の１つの端子を成すこと
    の直列回路の第１の端子が正の電圧（供給電圧VDD）と
    接続されており、同時に第１の電界効果トランジスタ
    （T5）の１つの端子を成すこの直列回路の第２の端子が
    コンパレータ（Ｋ）の接地電位（VSS）と接続されてい
    る第２の入力端を形成し、第１の電界効果トランジスタ
    （T5）のゲート端子がコンパレータ（Ｋ）の第１の入力
    端（30）を成し、第１の電界効果トランジスタ（T5）の
    １つの基板端子が基板バイアス電圧発生器（16）の出力
    端（17）と接続されていることを特徴とする特許請求の
    範囲第３項記載の集積回路。
  5. 【請求項５】負荷要素が他のチャネル形式の第２の電界
    効果トランジスタ（T6）であり、第２の電界効果トラン
    ジスタ（T6）のゲート端子が第１の電界効果トランジス
    タ（T5）のゲート端子と接続されており、第１の電界効
    果トランジスタ（T5）の基板端子が直列回路の第１の端
    子（30）と接続されていることを特徴とする特許請求の
    範囲第４項記載の集積回路。
  6. 【請求項６】電子スイッチが、ゲート端子で第１の電界
    効果トランジスタ（T5）および第１の直列回路の負荷要
    素の１つの接続点（39）に接続されている１つの電界効
    果トランジスタ（T7）を含んでおり、この電界効果トラ
    ンジスタ（T7）の基板端子が基板バイアス電圧発生器
    （16）の出力端（17）と接続されており、電界効果トラ
    ンジスタ（T7）のソース端子が第２のコンデンサ面（2
    6）と接続され、電界効果トランジスタ（T7）のドレイ
    ン端子がコンデンサに対する供給電圧発生器（28）と接
    続されていることを特徴とする特許請求の範囲第３項な
    いし第５項のいずれか１項に記載の集積回路。
  7. 【請求項７】基板バイアス電圧発生器（16）の出力端
    （17）が１つの電子スイッチ（T4）を介して接地電位
    （VSS）にある回路点（36）と接続されており、電子ス
    イッチ（T4）が基板バイアス電圧発生器（16）の出力端
    （17）を介して駆動されることを特徴とする特許請求の
    範囲第１項ないし第６項のいずれか１項に記載の集積回
    路。
  8. 【請求項８】基板バイアス電圧発生器（16）、コンデン
    サに対するバイアス電圧発生器（28）、電子的保護回路
    （27）および電子スイッチ（T4）が半導体基板の上に一
    緒に集積されていることを特徴とする特許請求の範囲第
    １項ないし第７項のいずれか１項に記載の集積回路。
  9. 【請求項９】集積密度が高いダイナミック半導体メモリ
    に対する周辺回路として応用されることを特徴とする特
    許請求の範囲第１項ないし第８項のいずれか１項に記載
    の集積回路。
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