JPH0738434B2 - 相補性回路技術による集積回路 - Google Patents
相補性回路技術による集積回路Info
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- JPH0738434B2 JPH0738434B2 JP61196476A JP19647686A JPH0738434B2 JP H0738434 B2 JPH0738434 B2 JP H0738434B2 JP 61196476 A JP61196476 A JP 61196476A JP 19647686 A JP19647686 A JP 19647686A JP H0738434 B2 JPH0738434 B2 JP H0738434B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板バイアス電圧発生器を有する相補性回路
技術による集積回路に関する。
技術による集積回路に関する。
この種の回路では半導体基板は回路の接地電位ではな
く、基板バイアス電圧発生器により発生される基板バイ
アス電圧にある。埋め込まれているｎ伝導性の槽状半導
体領域を設けられているｐ伝導性の材料から成る半導体
基板では、基板バイアス電圧は約−２ないし−3Vの負の
電圧である。この場合、半導体基板上に槽状半導体領域
の外側に設けられている電界効果トランジスタのソース
領域は接地電位に接続されている。
く、基板バイアス電圧発生器により発生される基板バイ
アス電圧にある。埋め込まれているｎ伝導性の槽状半導
体領域を設けられているｐ伝導性の材料から成る半導体
基板では、基板バイアス電圧は約−２ないし−3Vの負の
電圧である。この場合、半導体基板上に槽状半導体領域
の外側に設けられている電界効果トランジスタのソース
領域は接地電位に接続されている。
供給電圧のスイッチオンの瞬間に、いま考察しているｐ
伝導性の半導体基板は先ず、外部電位に接続されていな
い“フローティング”の状態にある。その際に該基板
は、一方では槽状半導体領域と基板との間、また他方で
は接地電位にあるソース領域と基板との間に存在してい
る阻止層キャパシタンスを経て一時的に正のバイアス電
圧に充電され、この正のバイアス電圧は基板バイアス電
圧発生器が有効になる際に初めて再び崩壊し、その出力
端に次第に形成される負の基板バイアス電圧により置換
される。しかし、集積回路の作動中に、半導体基板から
基板バイアス電圧発生器を経てその接地電位にある端子
に導き出されるより大きい電流が基板バイアス電圧発生
器の内部抵抗における電圧降下により半導体基板の正の
バイアス電圧に通じ得る。しかし、正のバイアス電圧は
集積回路に対する高い安全性を危険にするおそれがあ
る。なぜならば、一般に集積回路の損傷を意味する“ラ
ッチ・アップ”作用が惹起され得るからである。
伝導性の半導体基板は先ず、外部電位に接続されていな
い“フローティング”の状態にある。その際に該基板
は、一方では槽状半導体領域と基板との間、また他方で
は接地電位にあるソース領域と基板との間に存在してい
る阻止層キャパシタンスを経て一時的に正のバイアス電
圧に充電され、この正のバイアス電圧は基板バイアス電
圧発生器が有効になる際に初めて再び崩壊し、その出力
端に次第に形成される負の基板バイアス電圧により置換
される。しかし、集積回路の作動中に、半導体基板から
基板バイアス電圧発生器を経てその接地電位にある端子
に導き出されるより大きい電流が基板バイアス電圧発生
器の内部抵抗における電圧降下により半導体基板の正の
バイアス電圧に通じ得る。しかし、正のバイアス電圧は
集積回路に対する高い安全性を危険にするおそれがあ
る。なぜならば、一般に集積回路の損傷を意味する“ラ
ッチ・アップ”作用が惹起され得るからである。
“ラッチ・アップ”作用を理解するためには、槽状半導
体領域内に位置する第１のチャネル形式の電界効果トラ
ンジスタの端子と半導体基板上にこの領域の外側に位置
する第２のチャネル形式の電界効果トランジスタの端子
との間に一般に交互の伝導形式の４つの相続く半導体層
が存在しており、その際に前者のトランジスタの１つの
端子領域が第１の半導体層を、槽状半導体領域が第２の
半導体層を、半導体基板が第３の半導体層を、また後者
のトランジスタの１つの端子領域が第４の半導体層を形
成することから出発し得る。半導体基板の正のバイアス
電圧の際には第３の半導体層と第４の半導体層との間の
pn接合が、前記トランジスタ端子の間にこの４層構造の
内部の寄生的サイリスタ作用に起因する電流経路が生ず
るまでに導通方向にバイアスされ得る。その後、この電
流経路は正の基板バイアス電圧の崩壊後も残留し、集積
回路を熱的に過負荷し得る。
体領域内に位置する第１のチャネル形式の電界効果トラ
ンジスタの端子と半導体基板上にこの領域の外側に位置
する第２のチャネル形式の電界効果トランジスタの端子
との間に一般に交互の伝導形式の４つの相続く半導体層
が存在しており、その際に前者のトランジスタの１つの
端子領域が第１の半導体層を、槽状半導体領域が第２の
半導体層を、半導体基板が第３の半導体層を、また後者
のトランジスタの１つの端子領域が第４の半導体層を形
成することから出発し得る。半導体基板の正のバイアス
電圧の際には第３の半導体層と第４の半導体層との間の
pn接合が、前記トランジスタ端子の間にこの４層構造の
内部の寄生的サイリスタ作用に起因する電流経路が生ず
るまでに導通方向にバイアスされ得る。その後、この電
流経路は正の基板バイアス電圧の崩壊後も残留し、集積
回路を熱的に過負荷し得る。
本発明の目的は、冒頭に記載した種類の回路であって、
“ラッチ・アップ”作用の生起がほぼ回避される回路を
提供することである。
“ラッチ・アップ”作用の生起がほぼ回避される回路を
提供することである。
この目的は、本発明によれば、特許請求の範囲第１項お
よび第４項に記載の回路により達成される。特許請求の
範囲第２項、第３項、第５項および第６項には本発明の
好ましい実施態様があげられている。
よび第４項に記載の回路により達成される。特許請求の
範囲第２項、第３項、第５項および第６項には本発明の
好ましい実施態様があげられている。
本発明により得られる利点は特に、半導体基板に与えら
れており“ラッチ・アップ”作用を惹起し得る望ましく
ない極性のバイアス電圧が簡単な手段によりこの危険を
排除する値に制限されることである。
れており“ラッチ・アップ”作用を惹起し得る望ましく
ない極性のバイアス電圧が簡単な手段によりこの危険を
排除する値に制限されることである。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
図面には、ドープされた半導体材料、たとえばｐ伝導性
のシリコンから成る半導体基板１の上に構成されている
本発明による集積回路が示されている。基板１はその境
界面1aまで延びているｎ伝導性の槽状の半導体領域２を
有する。半導体領域２の外側に基板１内にn+ドープされ
た半導体領域３および４が埋め込まれており、これらの
領域はｎチャネル電界効果トランジスタT1のソースおよ
びドレイン領域を形成している。領域３と領域４との間
に位置するチャネル範囲はゲート５により覆われてお
り、このゲート５は端子６を設けられており、またたと
えばSiO2から成る薄い電気絶縁層７により境界面1aから
隔てられている。ソース領域３は、接地電位VSSにある
端子８と接続されている。さらに、半導体領域２内には
p+ドープされた領域９および10が埋め込まれており、こ
れらの領域はｐチャネル電界効果トランジスタT2のソー
スおよびドレイン領域を形成している。領域９と領域10
との間に位置するチャネル範囲はゲート11により覆われ
ており、このゲート５は端子12を設けられており、また
たとえばSiO2から成る薄い電気絶縁層13により境界面1a
から隔てられている。T2のソース領域９は、供給電位V
DDを与えられている端子14と接続されている。端子14と
接続されているn+ドープされた接触領域15を介して半導
体領域２は供給電圧VDDに接続されている。
のシリコンから成る半導体基板１の上に構成されている
本発明による集積回路が示されている。基板１はその境
界面1aまで延びているｎ伝導性の槽状の半導体領域２を
有する。半導体領域２の外側に基板１内にn+ドープされ
た半導体領域３および４が埋め込まれており、これらの
領域はｎチャネル電界効果トランジスタT1のソースおよ
びドレイン領域を形成している。領域３と領域４との間
に位置するチャネル範囲はゲート５により覆われてお
り、このゲート５は端子６を設けられており、またたと
えばSiO2から成る薄い電気絶縁層７により境界面1aから
隔てられている。ソース領域３は、接地電位VSSにある
端子８と接続されている。さらに、半導体領域２内には
p+ドープされた領域９および10が埋め込まれており、こ
れらの領域はｐチャネル電界効果トランジスタT2のソー
スおよびドレイン領域を形成している。領域９と領域10
との間に位置するチャネル範囲はゲート11により覆われ
ており、このゲート５は端子12を設けられており、また
たとえばSiO2から成る薄い電気絶縁層13により境界面1a
から隔てられている。T2のソース領域９は、供給電位V
DDを与えられている端子14と接続されている。端子14と
接続されているn+ドープされた接触領域15を介して半導
体領域２は供給電圧VDDに接続されている。
さらに、たとえば−２ないし−3Vの負の基板バイアス電
圧を発生する基板バイアス電圧発生器16が設けられてい
る。この基板バイアス電圧発生器の出力端17は、半導体
基板１内に埋め込まれているp+ドープされた接触領域18
と接続されている。それによって半導体基板１は基板バ
イアス電圧発生器16により発生された負の基板バイアス
電圧にあり、他方において半導体基板１内に位置するト
ランジスタ、たとえばT1のソース領域、たとえば領域３
は接地電位VSSにある。それにより、なかんずく、半導
体基板１内に位置するトランジスタのソース領域の阻止
層キャパシタンスの減少が達成される。
圧を発生する基板バイアス電圧発生器16が設けられてい
る。この基板バイアス電圧発生器の出力端17は、半導体
基板１内に埋め込まれているp+ドープされた接触領域18
と接続されている。それによって半導体基板１は基板バ
イアス電圧発生器16により発生された負の基板バイアス
電圧にあり、他方において半導体基板１内に位置するト
ランジスタ、たとえばT1のソース領域、たとえば領域３
は接地電位VSSにある。それにより、なかんずく、半導
体基板１内に位置するトランジスタのソース領域の阻止
層キャパシタンスの減少が達成される。
破線19に沿って端子８と端子14との間に位置する４層構
造３、１、２および９の内部に生起し得る“ラッチ・ア
ップ”作用を回避するため、基板バイアス電圧発生器16
の端子17はショットキ・ダイオードＤを介して、接地電
位にある回路点と接続されている。図示されている実施
例では、この回路点は端子８に相当する。半導体基板１
内に埋め込まれており境界面1aまで延びている約1016cm
-3のドーピング濃度を有するｎ伝導性の半導体領域20
は、半導体領域20と協同してショットキ・ダイオードを
成す金属接触部21を設けられている。金属接触部21は好
ましくは高融点金属のケイ化物、特にケイ化タンタル
（TaSi2）から成っている。しかし、それ自体は公知の
仕方でショットキ・ダイオードに対して使用される他の
材料、たとえば白金またはモリブデンを使用することも
考えられる。さらに、金属接触部21はアルミニウムから
成っていてもよいし、また高融点金属のケイ化物から成
る第１の部分層とアルミニウムまたはAlSiから成り第１
の部分層の上側に位置する第２の部分層とを含む二重層
から成っていてもよい。金属接触部21は基板バイアス電
圧発生器16の出力端17と接続されており、また半導体領
域20はn+ドープされた接触領域22を経て端子８と接続さ
れている。
造３、１、２および９の内部に生起し得る“ラッチ・ア
ップ”作用を回避するため、基板バイアス電圧発生器16
の端子17はショットキ・ダイオードＤを介して、接地電
位にある回路点と接続されている。図示されている実施
例では、この回路点は端子８に相当する。半導体基板１
内に埋め込まれており境界面1aまで延びている約1016cm
-3のドーピング濃度を有するｎ伝導性の半導体領域20
は、半導体領域20と協同してショットキ・ダイオードを
成す金属接触部21を設けられている。金属接触部21は好
ましくは高融点金属のケイ化物、特にケイ化タンタル
（TaSi2）から成っている。しかし、それ自体は公知の
仕方でショットキ・ダイオードに対して使用される他の
材料、たとえば白金またはモリブデンを使用することも
考えられる。さらに、金属接触部21はアルミニウムから
成っていてもよいし、また高融点金属のケイ化物から成
る第１の部分層とアルミニウムまたはAlSiから成り第１
の部分層の上側に位置する第２の部分層とを含む二重層
から成っていてもよい。金属接触部21は基板バイアス電
圧発生器16の出力端17と接続されており、また半導体領
域20はn+ドープされた接触領域22を経て端子８と接続さ
れている。
ショットキ・ダイオードＤの順方向しきい電圧は約0.2V
であり、従ってｎチャネルトランジスタ、たとえばT1の
ソース領域、たとえば領域３と半導体基板１との間のpn
接合の順方向しきい電圧よりも小さい。いま半導体基板
がショットキ・ダイオードＤの順方向しきい電圧を超え
る正のバイアス電圧にあれば、ショットキ・ダイオード
Ｄは導通する。このことは、半導体基板１の正のバイア
ス電圧がショットキ・ダイオードＤの順方向しきい電圧
に制限されることを意味する。しかし、それによって、
半導体基板１のバイアス電圧が、ｎチャネルトランジス
タ、たとえばT1のソース領域と半導体基板１との間のpn
接合の順方向しきい電圧に達し、またはそれを超えるよ
うな値に上昇すること（このことは“ラッチ・アップ”
作用に通じ得る）が防止される。
であり、従ってｎチャネルトランジスタ、たとえばT1の
ソース領域、たとえば領域３と半導体基板１との間のpn
接合の順方向しきい電圧よりも小さい。いま半導体基板
がショットキ・ダイオードＤの順方向しきい電圧を超え
る正のバイアス電圧にあれば、ショットキ・ダイオード
Ｄは導通する。このことは、半導体基板１の正のバイア
ス電圧がショットキ・ダイオードＤの順方向しきい電圧
に制限されることを意味する。しかし、それによって、
半導体基板１のバイアス電圧が、ｎチャネルトランジス
タ、たとえばT1のソース領域と半導体基板１との間のpn
接合の順方向しきい電圧に達し、またはそれを超えるよ
うな値に上昇すること（このことは“ラッチ・アップ”
作用に通じ得る）が防止される。
ショットキ・ダイオードのクランプ作用はたとえば、供
給電圧VDDのスイッチオンの際に半導体基板１が端子14
と端子８との間の容量性分圧により、基板バイアス電圧
発生器16がまだ十分な負のバイアス電圧を供給しない間
に正のバイアス電圧に高められるときに開始する。続い
て出力端17における負のバイアス電圧が形成し始めると
きに初めて、ショットキ・ダイオードがその順方向しき
い電圧の下方超過の際に阻止状態となり、従って前記の
クランプ作用は妨げられる。作動中に、半導体基板１お
よび部分18、17および16を経て接地電圧VSSにある端子1
6aに流れ出る大きな電流が生じると、基板バイアス電圧
発生器16の内部抵抗Ｗに、出力端17、従ってまた半導体
基板１が少なくとも一時的に正のバイアス電圧に到達す
るような電圧降下が生じ得る。この場合にもショットキ
・ダイオードＤは順方向しきい電圧の上方超過の際に導
通し、従って出力端17における電圧は再びショットキ・
ダイオードＤの順方向しきい電圧に制限される。このク
ランプ作用は、半導体基板１に再び負のバイアス電圧が
生じ始めてショットキ・ダイオードＤの順方向しきい電
圧が下方超過されれば直ちに、妨げられる。
給電圧VDDのスイッチオンの際に半導体基板１が端子14
と端子８との間の容量性分圧により、基板バイアス電圧
発生器16がまだ十分な負のバイアス電圧を供給しない間
に正のバイアス電圧に高められるときに開始する。続い
て出力端17における負のバイアス電圧が形成し始めると
きに初めて、ショットキ・ダイオードがその順方向しき
い電圧の下方超過の際に阻止状態となり、従って前記の
クランプ作用は妨げられる。作動中に、半導体基板１お
よび部分18、17および16を経て接地電圧VSSにある端子1
6aに流れ出る大きな電流が生じると、基板バイアス電圧
発生器16の内部抵抗Ｗに、出力端17、従ってまた半導体
基板１が少なくとも一時的に正のバイアス電圧に到達す
るような電圧降下が生じ得る。この場合にもショットキ
・ダイオードＤは順方向しきい電圧の上方超過の際に導
通し、従って出力端17における電圧は再びショットキ・
ダイオードＤの順方向しきい電圧に制限される。このク
ランプ作用は、半導体基板１に再び負のバイアス電圧が
生じ始めてショットキ・ダイオードＤの順方向しきい電
圧が下方超過されれば直ちに、妨げられる。
基板バイアス電圧発生器16が半導体基板１の上に一緒に
集積されていることは目的にかなっている。
集積されていることは目的にかなっている。
前記の実施例とならんで本発明は、ｎ伝導性の基板がｐ
伝導性の槽状の半導体領域を設けられている実施例をも
含んでいる。その際にすべての半導体部分の伝導形式お
よびすべての電圧の極性はそれぞれ反転される。この場
合、半導体領域20は省略され、従って金属接触部21はｎ
伝導性の半導体基板１と直接に接触し、その際に金属接
触部21は基板バイアス電圧発生器16の出力端17ではなく
VSSにある回路点８と接続されている。
伝導性の槽状の半導体領域を設けられている実施例をも
含んでいる。その際にすべての半導体部分の伝導形式お
よびすべての電圧の極性はそれぞれ反転される。この場
合、半導体領域20は省略され、従って金属接触部21はｎ
伝導性の半導体基板１と直接に接触し、その際に金属接
触部21は基板バイアス電圧発生器16の出力端17ではなく
VSSにある回路点８と接続されている。
本発明の好ましい応用は、メモリセルとモノリシックに
集積されている大きな集積密度を有するダイナミック半
導体メモリの周辺回路への応用である。
集積されている大きな集積密度を有するダイナミック半
導体メモリの周辺回路への応用である。
図面は本発明の実施例の概要を示す断面図である。 １……半導体基板、２……槽状半導体領域、３……端子
領域、６……端子、７……絶縁層、８……回路点、11…
…ゲート、13……絶縁層、14……端子、15……接触領
域、16……基板バイアス電圧発生器、17……出力端、20
……半導体領域、21……金属接触部、Ｄ……ショットキ
・ダイオード、T1、T2……電界効果トランジスタ。
領域、６……端子、７……絶縁層、８……回路点、11…
…ゲート、13……絶縁層、14……端子、15……接触領
域、16……基板バイアス電圧発生器、17……出力端、20
……半導体領域、21……金属接触部、Ｄ……ショットキ
・ダイオード、T1、T2……電界効果トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/092 29/78 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｈ
Claims (6)
- 【請求項１】互いに異なるチャネル形式の電界効果トラ
ンジスタ（T1、T2）を有し、それらのうち少なくとも１
つの第１の電界効果トランジスタ（T1）はｐ伝導性の半
導体基板（１）内に、また少なくとも１つの第２の電界
効果トランジスタ（T2）は半導体基板内に設けられてい
るｎ伝導性の槽状半導体領域（２）内に配置されてお
り、この半導体領域（２）は供給電圧（VDD）と接続さ
れており、少なくとも１つの第１の電界効果トランジス
タ（T1）の端子領域（３）が接地電位（VSS）を与えら
れており、また半導体基板（１）が、負の基板バイアス
電圧を発生する基板バイアス電圧発生器（16）と接続さ
れており、この基板バイアス電圧発生器（16）に接地電
位および供給電圧が供給される相補性回路技術による集
積回路において、半導体基板（１）内に埋め込まれてい
るｎ伝導性の半導体領域（20）が、この半導体領域（2
0）と共にショットキ・ダイオード（Ｄ）を形成する金
属接触部（21）を設けられており、この金属接触部（2
1）が基板バイアス電圧発生器（16）の出力端（17）と
接続されており、また上記半導体領域（20）が接地電位
にある回路点（８）と接続されていることを特徴とする
相補性回路技術による集積回路。 - 【請求項２】基板バイアス電圧発生器（16）が半導体基
板（１）上に一緒に集積されていることを特徴とする特
許請求の範囲第１項記載の集積回路。 - 【請求項３】金属接触部（21）が高融点金属のケイ化
物、特にケイ化タンタルから成っていることを特徴とす
る特許請求の範囲第１項または第２項記載の集積回路。 - 【請求項４】互いに異なるチャネル形式の電界効果トラ
ンジスタ（T1、T2）を有し、それらのうち少なくとも１
つの第１の電界効果トランジスタ（T1）はｎ伝導性の半
導体基板（１）内に、また少なくとも１つの第２の電界
効果トランジスタ（T2）は半導体基板内に設けられてい
るｐ伝導性の槽状半導体領域（２）内に配置されてお
り、この半導体領域（２）は供給電圧（VDD）と接続さ
れており、少なくとも１つの第１の電界効果トランジス
タ（T1）の端子領域（３）が接地電位（VSS）を与えら
れており、また半導体基板（１）が、正の基板バイアス
電圧を発生する基板バイアス電圧発生器（16）の出力端
（17）と接続されており、この基板バイアス電圧発生器
（16）に接地電位および供給電圧が供給される相補性回
路技術による集積回路において、半導体基板が、この半
導体基板と共にショットキ・ダイオード（Ｄ）を形成す
る金属接触部を設けられており、またこの金属接触部が
接地電位にある回路点（８）と接続されていることを特
徴とする相補性回路技術による集積回路。 - 【請求項５】基板バイアス電圧発生器（16）が半導体基
板（１）上に一緒に集積されていることを特徴とする特
許請求の範囲第４項記載の集積回路。 - 【請求項６】金属接触部（21）が高融点金属のケイ化
物、特にケイ化タンタルから成っていることを特徴とす
る特許請求の範囲第４項または第５項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3530428.6 | 1985-08-26 | ||
| DE3530428 | 1985-08-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248060A JPS6248060A (ja) | 1987-03-02 |
| JPH0738434B2 true JPH0738434B2 (ja) | 1995-04-26 |
Family
ID=6279365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196476A Expired - Lifetime JPH0738434B2 (ja) | 1985-08-26 | 1986-08-21 | 相補性回路技術による集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4807010A (ja) |
| EP (1) | EP0213425B1 (ja) |
| JP (1) | JPH0738434B2 (ja) |
| AT (1) | ATE75877T1 (ja) |
| DE (1) | DE3685169D1 (ja) |
| HK (1) | HK87393A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPH0325968A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 二電源方式の半導体集積回路 |
| FR2650439B1 (fr) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant une diode |
| US5023672A (en) * | 1989-11-15 | 1991-06-11 | Ford Microelectronics | Electrostatic discharge protection device for gallium arsenide resident integrated circuits |
| US5150177A (en) * | 1991-12-06 | 1992-09-22 | National Semiconductor Corporation | Schottky diode structure with localized diode well |
| DE19545554A1 (de) * | 1995-12-06 | 1997-06-12 | Siemens Ag | CMOS-Anordnung |
| US6043542A (en) * | 1997-01-29 | 2000-03-28 | Micron Technology, Inc. | Method and integrated circuit structure for preventing latch-up in CMOS integrated circuit devices |
| US8022446B2 (en) | 2007-07-16 | 2011-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated Schottky diode and power MOSFET |
Family Cites Families (11)
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|---|---|---|---|---|
| NL7212509A (ja) * | 1972-09-15 | 1974-03-19 | ||
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| DE2929869C2 (de) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte CMOS-Inverterschaltungsanordnung |
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
| US4300152A (en) * | 1980-04-07 | 1981-11-10 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| JPS56163585A (en) * | 1980-05-17 | 1981-12-16 | Semiconductor Res Found | Semiconductor memory |
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS5969956A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 半導体装置 |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| US4571505A (en) * | 1983-11-16 | 1986-02-18 | Inmos Corporation | Method and apparatus of reducing latch-up susceptibility in CMOS integrated circuits |
| EP0166386A3 (de) * | 1984-06-29 | 1987-08-05 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
-
1986
- 1986-08-04 DE DE8686110756T patent/DE3685169D1/de not_active Expired - Lifetime
- 1986-08-04 EP EP86110756A patent/EP0213425B1/de not_active Expired - Lifetime
- 1986-08-04 AT AT86110756T patent/ATE75877T1/de not_active IP Right Cessation
- 1986-08-11 US US06/895,313 patent/US4807010A/en not_active Expired - Lifetime
- 1986-08-21 JP JP61196476A patent/JPH0738434B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-26 HK HK873/93A patent/HK87393A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| ATE75877T1 (de) | 1992-05-15 |
| EP0213425A3 (en) | 1988-09-21 |
| EP0213425B1 (de) | 1992-05-06 |
| JPS6248060A (ja) | 1987-03-02 |
| DE3685169D1 (de) | 1992-06-11 |
| US4807010A (en) | 1989-02-21 |
| EP0213425A2 (de) | 1987-03-11 |
| HK87393A (en) | 1993-09-03 |
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