JPS5873147A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5873147A JPS5873147A JP56173825A JP17382581A JPS5873147A JP S5873147 A JPS5873147 A JP S5873147A JP 56173825 A JP56173825 A JP 56173825A JP 17382581 A JP17382581 A JP 17382581A JP S5873147 A JPS5873147 A JP S5873147A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置、特に、相補形ＭＯ８集
積回路装置ｉ （０ＭＯ８ＩＣ）の改良に関するもので
おる。
積回路装置ｉ （０ＭＯ８ＩＣ）の改良に関するもので
おる。
０ＭＯ８ＩＣは消費電力が少なく、動作′ｌｔ源電圧電
圧範囲いなどの利点をもっているので、近年急檄に広く
利用されるようになった。しかし、この０ＭＯ８ＩＣは
同一基板上にｐチャネルＭＯ８）ランジスタ（ｐ−ＭＯ
８Ｔ）とｎチャネルＭＯ８トランジスタ（ｎ−ＭＯ６Ｔ
）とが形成されるので、これらを構成するｐ形拡散層と
ｎ形拡赦層との間で寄生バイポーラトランジスタが形成
され、ラッチアップと呼ばれる０ＭＯ８ＩＣ独特の現象
を生じ、この現象のために素子のＭ壊が発生し、これが
ＣＭｏ５ＩＣの最大の欠点といわれている。
圧範囲いなどの利点をもっているので、近年急檄に広く
利用されるようになった。しかし、この０ＭＯ８ＩＣは
同一基板上にｐチャネルＭＯ８）ランジスタ（ｐ−ＭＯ
８Ｔ）とｎチャネルＭＯ８トランジスタ（ｎ−ＭＯ６Ｔ
）とが形成されるので、これらを構成するｐ形拡散層と
ｎ形拡赦層との間で寄生バイポーラトランジスタが形成
され、ラッチアップと呼ばれる０ＭＯ８ＩＣ独特の現象
を生じ、この現象のために素子のＭ壊が発生し、これが
ＣＭｏ５ＩＣの最大の欠点といわれている。
第１図は０Ｍ０８回路の最小単位を示す回路図で、Ａ
ｉｄ Ｐ−ＭＯ８Ｔ テ、（１０１）はそノソース、（
１０２）はそのドレイン、Ｂはｎ−Ｍｏ８Ｔで、（１０
３）はそのソース、（１０４）はそのドレインで、ｐ−
Ｍｏ８Ｔ Ａ （Ｄ ７− ス（ｘｏｌ）が電源端子Ｖ
ＤＤに、ｎ−Ｍｏ８Ｔ Ｂのソー、；Ｃ，（１０３）は
電源端子ｖｓｓに接続され、両ＭＯ８Ｔ Ａ。
ｉｄ Ｐ−ＭＯ８Ｔ テ、（１０１）はそノソース、（
１０２）はそのドレイン、Ｂはｎ−Ｍｏ８Ｔで、（１０
３）はそのソース、（１０４）はそのドレインで、ｐ−
Ｍｏ８Ｔ Ａ （Ｄ ７− ス（ｘｏｌ）が電源端子Ｖ
ＤＤに、ｎ−Ｍｏ８Ｔ Ｂのソー、；Ｃ，（１０３）は
電源端子ｖｓｓに接続され、両ＭＯ８Ｔ Ａ。
Ｂのゲートは共通に入力端子ＩＮに接続され、ｐ−Ｍｏ
８Ｔ Ａのドレイ７ （１０２）とｎ−Ｍｏ８Ｔ Ｂの
ドレイン（１０４）とは共通に出力端子ＯＵＴ Ｉｃ接
続される。
８Ｔ Ａのドレイ７ （１０２）とｎ−Ｍｏ８Ｔ Ｂの
ドレイン（１０４）とは共通に出力端子ＯＵＴ Ｉｃ接
続される。
第２図は第１図の回路を実際に構成した従来の０ＭＯ８
ＩＣの構造を示す断面囚で、（１０５）ばｎ）し半導体
基板、（１０６）はｐ−Ｍｏ８Ｔ Ｂを形成するｐ−形
アイランド、（１０７）は絶縁層、（１０Ｂ） Ｖｉ金
属電億、（１０９）は電源端子ＶＳ８のためのｐ＋形コ
ンタクト層、（１１０）は電源端子ＶＤ１１のためのｎ
＋形コンタクト層である。
ＩＣの構造を示す断面囚で、（１０５）ばｎ）し半導体
基板、（１０６）はｐ−Ｍｏ８Ｔ Ｂを形成するｐ−形
アイランド、（１０７）は絶縁層、（１０Ｂ） Ｖｉ金
属電億、（１０９）は電源端子ＶＳ８のためのｐ＋形コ
ンタクト層、（１１０）は電源端子ＶＤ１１のためのｎ
＋形コンタクト層である。
さて、この０ＭＯ８■ｏではランチアンプに関係するバ
イポーラトランジスタおよび抵抗が第２図に破線で示す
ように寄生する。（１）はｐ−Ｍｏ８．Ｔ Ａのｐ＋形
ソース領域（１０１）とｎ−形基＆（ユ０５）とｐ−形
アイランド（ｌＯａ、、）との間に形成されるｐｎｐ）
ランジスタ・（２）はｐ−Ｍｏ８Ｔ Ａのｐ＋形ドレイ
ン領域（１ｏｚ）とｎ−形基板（１０５）とｐ−形アイ
ランド（１０６）との間に形成されるｐｎｐ ）ランジ
スタ、（３）はｎ−Ｍｏ８Ｔ Ｂのｎ形ソース領域（１
０３）とｐ−形アイランド（１０６）とｎ−形基板（１
０ｂ）との間に形成されるｎｐｎ ）ランジスタ、（４
）はｎ−Ｍｏ６Ｔ Ｂのｎ＋形トドレイン領域１０４）
とｐ−形アイランド（１０６）とｎ−形基板（１０５）
との間に形成芒れたｎｐｎ ）ランジスタ、（５）はｎ
−形基板（１０５）内の電源端子ＶＤＤへ至る壕での抵
抗、（６）はｐ−Ｍｏ８ＴＡ（１）ｐ＋形ンース領域（
１０１）内の抵抗、（７）はｐ−形アイランド（１０６
）内の電源端子ＶＳＳへ至るまでの抵抗、（８）はｎ−
Ｍｏ５Ｔ Ｂのｎ＋形ソース領域（１ｏ３）内の抵抗で
ある。ｆｓ３図は第２図に破線で、示した寄生索子によ
るを生回路の構成を示す回路図である。
イポーラトランジスタおよび抵抗が第２図に破線で示す
ように寄生する。（１）はｐ−Ｍｏ８．Ｔ Ａのｐ＋形
ソース領域（１０１）とｎ−形基＆（ユ０５）とｐ−形
アイランド（ｌＯａ、、）との間に形成されるｐｎｐ）
ランジスタ・（２）はｐ−Ｍｏ８Ｔ Ａのｐ＋形ドレイ
ン領域（１ｏｚ）とｎ−形基板（１０５）とｐ−形アイ
ランド（１０６）との間に形成されるｐｎｐ ）ランジ
スタ、（３）はｎ−Ｍｏ８Ｔ Ｂのｎ形ソース領域（１
０３）とｐ−形アイランド（１０６）とｎ−形基板（１
０ｂ）との間に形成されるｎｐｎ ）ランジスタ、（４
）はｎ−Ｍｏ６Ｔ Ｂのｎ＋形トドレイン領域１０４）
とｐ−形アイランド（１０６）とｎ−形基板（１０５）
との間に形成芒れたｎｐｎ ）ランジスタ、（５）はｎ
−形基板（１０５）内の電源端子ＶＤＤへ至る壕での抵
抗、（６）はｐ−Ｍｏ８ＴＡ（１）ｐ＋形ンース領域（
１０１）内の抵抗、（７）はｐ−形アイランド（１０６
）内の電源端子ＶＳＳへ至るまでの抵抗、（８）はｎ−
Ｍｏ５Ｔ Ｂのｎ＋形ソース領域（１ｏ３）内の抵抗で
ある。ｆｓ３図は第２図に破線で、示した寄生索子によ
るを生回路の構成を示す回路図である。
次に、第２図および第３図を用いてランチアップ現象ｔ
象時の動作を説明する。い−ま、出力端子ＯＵＴに貝の
サージ電圧が印加されると、ｐ−形アイランド（１０６
）とｎ−Ｍｏ８Ｔ Ｂのｎ＋形トドレイン１０４）との
間にＩＩＩＩｌ方向電流が流れ、これによってｎｐｎ
）ランジスタ（４）が導通状態になり、ｎ−形基板（１
０５）からｎ−Ｍｏ８Ｔ Ｂのｎ＋形トドレイン１０４
）に向けてｎｐｎ ）ランジスタ（４）の増幅率り、８
４で増幅された電流が流れ、この電流は電源端子ＶＤＤ
から抵抗（５）を介して供給される。そこで、この電流
によってｐｎｐ ）ランジスタ（１）のベース・エミッ
タ間が順バイアスされ、ｐｎｐ ）ランジスタ（１）は
導通し、ｔｊＬ流が電源端子ＶＤＤから抵抗（６） 、
ｐｎｐ ）ランジスタ（１）および抵抗（７）を通し
て電源端子ＶＳ８へ流れる。これによって、更にｎｐｎ
）ランジスタ（３）が順バイアスされ、ｐｎｐ ｌ’
ランジスタ（１）のペース′亀流を引くので、−上述の
出力端子ＯＵＴへのサージ入力がなくなってもｐｎｐ
トランジスタ（１）とｎｐ・ｎトランジスタ（３）とに
よるサイリスタ構成のためにぼ源端子ＶＤＤ −ｖｓｓ
間に大きな電流が流れつづけ、素子を破壊に到らしめる
０ 同様に、出力端子ＯＵ’ＴＫ正のサージ電圧か印加され
ると、ｐ−Ｍｏ８Ｔ Ａのｐ＋形ドレイン（１０２）と
ｎ−形基板（１５）との間に電流が流れ、これによって
ｐｎｐ）ランジスタ（２）が導゛通し、ｐ−Ｍｏ８Ｔ
Ａのドレイン（１０２）とｐ−形アイランド（１０６）
との間に訛れるｐｎｐ ）ランジスタ（２）の増１−率
ｈ□２で檀幅゛きれた電流が抵抗（７）を通り電源端子
Ｖ８１１へ流れる。この電流によってｎｐｎ ）ランジ
スタ（３）のベース・エミッタ間が順バイアスされ、ｎ
ｐｎ）ランジスタ（３）が廊通し、電流が電源端子ＶＤ
Ｄから抵抗（５） ＋ ｎｐｎトランジスタ（３）、お
よび抵抗（８）を通って電源端子ｖｓｓに流れる。これ
によって更にｐｎｐ ）ランジスタ（１）がＩＩＩＩバ
イアスされ、ｎｐｎトランジスタ（３）ニベースー流を
供給するので、上述の出力端子ＯＵＴへの正のサージ入
力がなくなってもｐｎｐ）ランジスタ（１）とｎｐｎ
トランジスタ（３）とによるサイリスタ構成のために両
電源端子ＶＤＤ ＊ ’ｖｓｓ間に大きな電流が流れ続
け、素子を破壊に至らしめる。
象時の動作を説明する。い−ま、出力端子ＯＵＴに貝の
サージ電圧が印加されると、ｐ−形アイランド（１０６
）とｎ−Ｍｏ８Ｔ Ｂのｎ＋形トドレイン１０４）との
間にＩＩＩＩｌ方向電流が流れ、これによってｎｐｎ
）ランジスタ（４）が導通状態になり、ｎ−形基板（１
０５）からｎ−Ｍｏ８Ｔ Ｂのｎ＋形トドレイン１０４
）に向けてｎｐｎ ）ランジスタ（４）の増幅率り、８
４で増幅された電流が流れ、この電流は電源端子ＶＤＤ
から抵抗（５）を介して供給される。そこで、この電流
によってｐｎｐ ）ランジスタ（１）のベース・エミッ
タ間が順バイアスされ、ｐｎｐ ）ランジスタ（１）は
導通し、ｔｊＬ流が電源端子ＶＤＤから抵抗（６） 、
ｐｎｐ ）ランジスタ（１）および抵抗（７）を通し
て電源端子ＶＳ８へ流れる。これによって、更にｎｐｎ
）ランジスタ（３）が順バイアスされ、ｐｎｐ ｌ’
ランジスタ（１）のペース′亀流を引くので、−上述の
出力端子ＯＵＴへのサージ入力がなくなってもｐｎｐ
トランジスタ（１）とｎｐ・ｎトランジスタ（３）とに
よるサイリスタ構成のためにぼ源端子ＶＤＤ −ｖｓｓ
間に大きな電流が流れつづけ、素子を破壊に到らしめる
０ 同様に、出力端子ＯＵ’ＴＫ正のサージ電圧か印加され
ると、ｐ−Ｍｏ８Ｔ Ａのｐ＋形ドレイン（１０２）と
ｎ−形基板（１５）との間に電流が流れ、これによって
ｐｎｐ）ランジスタ（２）が導゛通し、ｐ−Ｍｏ８Ｔ
Ａのドレイン（１０２）とｐ−形アイランド（１０６）
との間に訛れるｐｎｐ ）ランジスタ（２）の増１−率
ｈ□２で檀幅゛きれた電流が抵抗（７）を通り電源端子
Ｖ８１１へ流れる。この電流によってｎｐｎ ）ランジ
スタ（３）のベース・エミッタ間が順バイアスされ、ｎ
ｐｎ）ランジスタ（３）が廊通し、電流が電源端子ＶＤ
Ｄから抵抗（５） ＋ ｎｐｎトランジスタ（３）、お
よび抵抗（８）を通って電源端子ｖｓｓに流れる。これ
によって更にｐｎｐ ）ランジスタ（１）がＩＩＩＩバ
イアスされ、ｎｐｎトランジスタ（３）ニベースー流を
供給するので、上述の出力端子ＯＵＴへの正のサージ入
力がなくなってもｐｎｐ）ランジスタ（１）とｎｐｎ
トランジスタ（３）とによるサイリスタ構成のために両
電源端子ＶＤＤ ＊ ’ｖｓｓ間に大きな電流が流れ続
け、素子を破壊に至らしめる。
以上のように０ＭＯ８ＩＣでは寄生バイポーラトランジ
スタをその構造上避けることができず、ランチアップ現
象が大きな問題であった。
スタをその構造上避けることができず、ランチアップ現
象が大きな問題であった。
この発用は以上のような点に鑑みてなされたもので、寄
生バイポーラトランジスタの増幅率ｈ□を低くなるよう
にすることによって、ラッチアッフ゛耐力の大きいＣ’
ＭＯ８工０を提供することを目的としている。
生バイポーラトランジスタの増幅率ｈ□を低くなるよう
にすることによって、ラッチアッフ゛耐力の大きいＣ’
ＭＯ８工０を提供することを目的としている。
第４図はこの発明の一実施例の構造を示す断面図で、第
２図の従来例と同等部分は同一符号で示し、その説明は
省略する。すなわち、ｎ−ＭＯ８Ｔ Ｂドレイン（１０
４）に対向して設けられ電源端子ＶＢ＋に接続されるｎ
＋形拡散層（１１１）と、ｐ−ＭＯ８ＴＡのドレイン（
１０２）に対向して設けられ電源端子ＶＤＤに接続され
るｐ＋形拡散層（１１２）とを形成した以外は第２図の
従来例と同一である。破線で示す奇生素子としては、ｐ
形拡故層（Ｚ１２）を設けたことによって、ｐ’ｎｌ；
ｌ）ランジスタ（９）が、♂形拡敢−（１ｎ）を設けた
ことによってｎｐｎトランジスタｕｃ＃が新らしく形成
される。第５図は第４図に破線で示した奇生素子による
寄生回路の燐酸を示す回路図である。
２図の従来例と同等部分は同一符号で示し、その説明は
省略する。すなわち、ｎ−ＭＯ８Ｔ Ｂドレイン（１０
４）に対向して設けられ電源端子ＶＢ＋に接続されるｎ
＋形拡散層（１１１）と、ｐ−ＭＯ８ＴＡのドレイン（
１０２）に対向して設けられ電源端子ＶＤＤに接続され
るｐ＋形拡散層（１１２）とを形成した以外は第２図の
従来例と同一である。破線で示す奇生素子としては、ｐ
形拡故層（Ｚ１２）を設けたことによって、ｐ’ｎｌ；
ｌ）ランジスタ（９）が、♂形拡敢−（１ｎ）を設けた
ことによってｎｐｎトランジスタｕｃ＃が新らしく形成
される。第５図は第４図に破線で示した奇生素子による
寄生回路の燐酸を示す回路図である。
次に、第４図および第５図について、従来の回路に比し
て追加されたを生のｎｐｎ トランジスタ（１（Ｊおよ
びｐｎｐトランジスタ（９）の効果について祝用する。
て追加されたを生のｎｐｎ トランジスタ（１（Ｊおよ
びｐｎｐトランジスタ（９）の効果について祝用する。
先に説明したように、出力端子ＯＵＴに貝のサージ電圧
が印加されたときに、ｎｐｎ）ランジスタ（４〕のコレ
クタに流れるｔｔ流が大きい（すなわちｎｐｎ ）ラン
ジスタ（４）の増幅率ｈＦ１４が大きい）とｐｎｐ ）
う／ジスタ（１）のベース電流が大きくなりランチアン
プ状態に突入するのであるが、この実施例のようにｎｐ
ｎトランジスタｕ０をｎｐｎ ）ランジスタ（４）のベ
ース・エミッタ間に追加すると、実質上のｎｐｎ トラ
ンジスタ（４）の増幅率ｈＦ１４を極度に小さくできる
。第６図はこの関係を示す説明図で、図（ａ）に示すよ
うに、トランジスタＱ、１のべ〜ス・エミッタｍ」にト
ランジスタＱ、２をｆｉｊ！続し、両者の増幅ｔ＋ｈｒ
ｍをともに５０としたとき、これに等価な図（ｂ）に示
すトランジスタＱ、３の増幅率ｈＦｌは０．８に低下す
る。従って、サージ電圧がよほど大きくないと１）ＩＩ
ｐ’）ランジスタ（１）のベース電工ミッタ間を順バイ
アスすることがなくなり、ラッチアップ状態にはならな
い。同様に、出力端子ＯＵＴに正のサージ電圧が印加さ
れたときも、ｐｎｐトランジスタ（９）の接続によって
ｐｎｐ ）ランジスタ（２）の増幅率ｂ ＦＢｉが極度
に小さくなっているので、サージ電圧がよほど大きくな
いと、ｎｐｎトランジスタ（３）のベース・エミッタ間
を順バイアスすることがなくなり、ランチアップ状態に
はならない。
が印加されたときに、ｎｐｎ）ランジスタ（４〕のコレ
クタに流れるｔｔ流が大きい（すなわちｎｐｎ ）ラン
ジスタ（４）の増幅率ｈＦ１４が大きい）とｐｎｐ ）
う／ジスタ（１）のベース電流が大きくなりランチアン
プ状態に突入するのであるが、この実施例のようにｎｐ
ｎトランジスタｕ０をｎｐｎ ）ランジスタ（４）のベ
ース・エミッタ間に追加すると、実質上のｎｐｎ トラ
ンジスタ（４）の増幅率ｈＦ１４を極度に小さくできる
。第６図はこの関係を示す説明図で、図（ａ）に示すよ
うに、トランジスタＱ、１のべ〜ス・エミッタｍ」にト
ランジスタＱ、２をｆｉｊ！続し、両者の増幅ｔ＋ｈｒ
ｍをともに５０としたとき、これに等価な図（ｂ）に示
すトランジスタＱ、３の増幅率ｈＦｌは０．８に低下す
る。従って、サージ電圧がよほど大きくないと１）ＩＩ
ｐ’）ランジスタ（１）のベース電工ミッタ間を順バイ
アスすることがなくなり、ラッチアップ状態にはならな
い。同様に、出力端子ＯＵＴに正のサージ電圧が印加さ
れたときも、ｐｎｐトランジスタ（９）の接続によって
ｐｎｐ ）ランジスタ（２）の増幅率ｂ ＦＢｉが極度
に小さくなっているので、サージ電圧がよほど大きくな
いと、ｎｐｎトランジスタ（３）のベース・エミッタ間
を順バイアスすることがなくなり、ランチアップ状態に
はならない。
なお、ｐｎｐトランジスタ（９）とｎｐｎ ｌ−ランジ
スタＱりとの増幅率ｈＦＩ＋はある程度大きければ、そ
の値のばらつきはさｔｔど問題にならないので、耐圧の
許す限り、ｐ＋形拡散＠ （１１２）とｐ−ＭＯ８ＴＡ
のドレイン（１０２）との間隔および♂形波散層（１１
１）とｎ−ＭＯ８Ｔ Ｂのドレイン（１０４）との間隔
を小さくすることによって増幅率ｈＰｌを大きくするこ
とかできる。また、これらの拡散層とトレインとの間に
それぞれ寄生ＭＯ８Ｔ （フィールドトランジスタとけ
ばれスレショルド電圧が鳥い。）が形成されるので、こ
の寄生ＭＯ８Ｔのゲート領域の酸化膜上のケート電極に
当る部分に、それぞれの拡散ノーの一位を印加するのが
望ましい。
スタＱりとの増幅率ｈＦＩ＋はある程度大きければ、そ
の値のばらつきはさｔｔど問題にならないので、耐圧の
許す限り、ｐ＋形拡散＠ （１１２）とｐ−ＭＯ８ＴＡ
のドレイン（１０２）との間隔および♂形波散層（１１
１）とｎ−ＭＯ８Ｔ Ｂのドレイン（１０４）との間隔
を小さくすることによって増幅率ｈＰｌを大きくするこ
とかできる。また、これらの拡散層とトレインとの間に
それぞれ寄生ＭＯ８Ｔ （フィールドトランジスタとけ
ばれスレショルド電圧が鳥い。）が形成されるので、こ
の寄生ＭＯ８Ｔのゲート領域の酸化膜上のケート電極に
当る部分に、それぞれの拡散ノーの一位を印加するのが
望ましい。
以上詳述したように、この発明になる０ＭＯ８ＩＣでは
各ＭＯ８Ｔのドレイン拡散領域に対向じてンース拡散領
域とは別にこれとＩＷＪ−伝埠形の第３の拡散領域を設
け、ラッチアンプ机象の原因となるを化バイポーラトラ
ンジスタのベース・エミッタ間にベース電流のバイパス
路を形成し、上記を生トランジスタの実質的増幅率ｈＦ
ｌを下げたのでラッチアップ耐力を向上させることがで
きる。
各ＭＯ８Ｔのドレイン拡散領域に対向じてンース拡散領
域とは別にこれとＩＷＪ−伝埠形の第３の拡散領域を設
け、ラッチアンプ机象の原因となるを化バイポーラトラ
ンジスタのベース・エミッタ間にベース電流のバイパス
路を形成し、上記を生トランジスタの実質的増幅率ｈＦ
ｌを下げたのでラッチアップ耐力を向上させることがで
きる。
第１図は０Ｍ０８回路の厳小単位を示す回路図、第２図
は第１図の回路を実際に構成した従来のＣＭｏ５ｔ Ｉ
Ｃの構造を寄生素子とともに示す断面図、第３図は第２
図の従来例における寄生素子による寄生回路を不す回路
図、第４図はこの発明の一実施例の４１１１造を寄生素
子とともに示す断面図、第５図はこの実施例について寄
生集子による寄生回路を示す回路図、第６図はトランジ
スタの増′幅率低下の効果を説明するだめの図である。 図において、Ａはｐ−ＭＯ８Ｔ、 （１０１）はｐ形ン
ース拡散領域、（１０２）はｐｓドレイン拡散領域、Ｂ
はｎ −ＭＯＳ Ｔ 、 （１０３）はｎ＋形ソース拡
散領域、（Ｊ０４）はｎ＋形トドレイン拡散領域（ユ０
５）はｎ−形牛２４体基板、（１０６）はｐ−形アイラ
ンド、（ユニ１）はｎ“形第３の拡散領域、（１１２）
はｐ＋形の第３の拡散領域でらる。 なお、図中同一符号は同一または和尚部分を示第２図 第３図 第↓ｉ４ ｔｉｗ 腐 第５１′４ 第６図 （ｔＬ） （ｂ） 手続補・上書（自発） 特許庁長官殿 ■、“１１イ′１の表示 特願昭５６−１７３
８２５号２ 発明の名称 半尋体集積回路装置３、
補正をする者 事件との関係 特許出願人 １（Ｖ ５、補正の対象 図面 ６、補正の内容 図面の第３図並びに第６図（ａ）および（ｂ） ’ｉ添
付図の通りに訂正する。 ？、添付書類の目録 訂正後の第３図並びに第６図（ａ）および（ｂ）を示す
図面 １通 以上 第３図 第６図 （ａ） （ｂ）
は第１図の回路を実際に構成した従来のＣＭｏ５ｔ Ｉ
Ｃの構造を寄生素子とともに示す断面図、第３図は第２
図の従来例における寄生素子による寄生回路を不す回路
図、第４図はこの発明の一実施例の４１１１造を寄生素
子とともに示す断面図、第５図はこの実施例について寄
生集子による寄生回路を示す回路図、第６図はトランジ
スタの増′幅率低下の効果を説明するだめの図である。 図において、Ａはｐ−ＭＯ８Ｔ、 （１０１）はｐ形ン
ース拡散領域、（１０２）はｐｓドレイン拡散領域、Ｂ
はｎ −ＭＯＳ Ｔ 、 （１０３）はｎ＋形ソース拡
散領域、（Ｊ０４）はｎ＋形トドレイン拡散領域（ユ０
５）はｎ−形牛２４体基板、（１０６）はｐ−形アイラ
ンド、（ユニ１）はｎ“形第３の拡散領域、（１１２）
はｐ＋形の第３の拡散領域でらる。 なお、図中同一符号は同一または和尚部分を示第２図 第３図 第↓ｉ４ ｔｉｗ 腐 第５１′４ 第６図 （ｔＬ） （ｂ） 手続補・上書（自発） 特許庁長官殿 ■、“１１イ′１の表示 特願昭５６−１７３
８２５号２ 発明の名称 半尋体集積回路装置３、
補正をする者 事件との関係 特許出願人 １（Ｖ ５、補正の対象 図面 ６、補正の内容 図面の第３図並びに第６図（ａ）および（ｂ） ’ｉ添
付図の通りに訂正する。 ？、添付書類の目録 訂正後の第３図並びに第６図（ａ）および（ｂ）を示す
図面 １通 以上 第３図 第６図 （ａ） （ｂ）
Claims (3)
- （１） 一枚の半導体基板内にｐチャネルＭＯＢ ト
ランジスタとｎチャネルＭＯ８トランジスタとを形成し
これらを直列に接続して相補形ＭＯ８染横ｔｇ７路を構
成するものにおいて、上記各ＭＯ８）ランジスタのドレ
イン拡散領域に対向してソース拡散領域とは別に当該ド
レイン拡散領域と同一伝導形の第３の拡散領域を設けた
ことを特徴とする半導体集積回路装置。 - （２）第３の拡散領域とドレイン拡散領域との間の距離
をソース拡散領域と上記ドレイン拡散領域との間の距離
と異なるようにしたことを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 - （３）いずれも第１の伝導形を有する第３の拡散領域と
ドレイン拡散領域との間の第２の伝導影領域上の絶縁層
の上に上記第３の拡散領域と同一電位を印加するように
したことを特徴とする特許請求の範囲第１項または第２
項記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173825A JPS5873147A (ja) | 1981-10-27 | 1981-10-27 | 半導体集積回路装置 |
| US06/769,092 US4689653A (en) | 1981-10-27 | 1985-08-26 | Complementary MOS integrated circuit including lock-up prevention parasitic transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173825A JPS5873147A (ja) | 1981-10-27 | 1981-10-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873147A true JPS5873147A (ja) | 1983-05-02 |
| JPH0318347B2 JPH0318347B2 (ja) | 1991-03-12 |
Family
ID=15967848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173825A Granted JPS5873147A (ja) | 1981-10-27 | 1981-10-27 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4689653A (ja) |
| JP (1) | JPS5873147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0119260A1 (en) * | 1982-09-20 | 1984-09-26 | Semi Processes Inc. | Cmos integrated circuit with guard bands for latch-up protection |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654797B2 (ja) * | 1986-08-06 | 1994-07-20 | 日産自動車株式会社 | Ｃｍｏｓ半導体装置 |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| JPS648659A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
| US4939616A (en) * | 1988-11-01 | 1990-07-03 | Texas Instruments Incorporated | Circuit structure with enhanced electrostatic discharge protection |
| US5406513A (en) * | 1993-02-05 | 1995-04-11 | The University Of New Mexico | Mechanism for preventing radiation induced latch-up in CMOS integrated circuits |
| JP4548603B2 (ja) * | 2005-06-08 | 2010-09-22 | セイコーエプソン株式会社 | 半導体装置 |
| RU2539869C1 (ru) * | 2013-12-24 | 2015-01-27 | Закрытое акционерное общество "Электронно-вычислительные информационные и инструментальные системы" (ЗАО "ЭЛВИИС") | Радиационно-стойкая библиотека элементов на комплементарных металл-окисел-полупроводник транзисторах |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573509A (en) * | 1968-09-09 | 1971-04-06 | Texas Instruments Inc | Device for reducing bipolar effects in mos integrated circuits |
| US3955210A (en) * | 1974-12-30 | 1976-05-04 | International Business Machines Corporation | Elimination of SCR structure |
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS53126280A (en) * | 1977-04-11 | 1978-11-04 | Hitachi Ltd | Complementary type mis semiconductor device |
| GB1549130A (en) * | 1977-06-01 | 1979-08-01 | Hughes Microelectronics Ltd Cm | Monolithic integrated circuit |
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
-
1981
- 1981-10-27 JP JP56173825A patent/JPS5873147A/ja active Granted
-
1985
- 1985-08-26 US US06/769,092 patent/US4689653A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0119260A1 (en) * | 1982-09-20 | 1984-09-26 | Semi Processes Inc. | Cmos integrated circuit with guard bands for latch-up protection |
Also Published As
| Publication number | Publication date |
|---|---|
| US4689653A (en) | 1987-08-25 |
| JPH0318347B2 (ja) | 1991-03-12 |
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