KR960009992B1 - 집적회로에 이용하기 위한 래치-업 방지회로 - Google Patents

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Abstract

요약 없음

Description

집적회로에 이용하기 위한 래치-업 방지회로
제1도는 본 발명의 제1실시예를 형성하는 하나의 트랜지스터 기억 셀을 구비하는 CMOS회로기술에서 래치업 방지회로를 가진 집적회로의 개략적인 단면도.
제2도는 본 발명의 제2실시예를 형성하기 위해 클램핑회로를 부가적으로 설치한 제1도에 도시한 래치업 방지회로를 구비한 집적회로의 개략적인 단면도.
제3도는 양호한 래치업 방지회로의 기본적인 회로를 나타내는 개략적인 블럭선도.
제4도는 상기 양호한 래치업 방지회로에 대한 예비적인 실시예의 개략적인 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판1a : 경계면
2 : 반도체 영역5,11,22,35 : 게이트 전극
6,12,37 : 게이트 전극7,13,23,34 : 절연층
16 : 기판 바이어스 전압 발생기27 : 래치업 방지회로
본 발명은 도핑된 반도체 기판이 기판 바이어스 전압 발생기의 출력에 접속된 기판바이어스 단자를 구비한 경우의 래치업 방지회로를 가진 CMOS 집적회로에 관한 것이다.
상보형 MOS 제조기술에 따라 설계된 이런 종류의 집적회로에서, 반도체 기판은 집적회로의 접지전위에 접속되어 있지 않고 기판 바이어스 전압 발생기에 의해 충전되어 있다. 기판 바이어스 전압 발생기의 기판 바이어스 전압은 트랜지스터 및 블로킹 층의 정전 용량을 감소시키고 스위칭 속도를 증가시킨다. n 도핑되어 삽입된 트로프 형(through-like)의 반도체 영역으로 제공된 p도핑된 재료로 이루어진 반도체 기판의 경우에, 약 -2내지 -3볼트의 음의 기판 바이어스 전압이 존재한다. 반도체 기판상에서 트로프 형 반도체 영역의 외측에 배치된 전계효과 트랜지스터의 소오스 영역은 접지전위에 접속되어 있다.
양의 공급 전압이 스위치 온되어 있을 순간에, 문제의 p도핑된 반도체 기판이 초기에 외부전위의 영향을 받지않는 플로팅 상태(floating state)라고 하자.
이 플로팅 상태는 기판 바이어스 전압 발생기가 동작할 때 종료된다. 공급 전압의 스위치 온과 기판 바이어스 전압 발생기의 동작간의 시간 간격은 커플링 정전 용량이 존재하는 클럭 주파수와 현존하는 정전 용량의 부하에 의해 기본적으로 영향을 받는다. 플로팅 시간동안에, 트로프 형 반도체 영역과 기판간에, 그리고 접지전위에 접속되어 있는 소오스 영역과 기판간에 존재하는 블로킹 층의 정전용량이 반도체 기판을 기판 바이어스 전압 발생기가 동작할 때까지 사라지지 않는 양의 바이어스 전압으로 일시적으로 충전시킬 수 있으며, 이때 양의 바이어스 전압은 기판 바이어스 전압 발생기의 출력에서 점차 증강되는 음의 바이어스 전압으로 대치된다. 그러나, 집적회로의 동작중에, 강한 전류가 기판 바이어스 전압 발생기를 통해 반도체 기판으로부터 접진전위로 접속된 단자로 분류(shunt)될 수 있고, 또한 기판 바이어스 전압 발생기의 내부 저항 양단의 전압 강하로 인해 반도체 기판의 양의 바이어스 전압으로 유도될 수 있다. 그러나, 양의 바이어스 전압은 일반적으로 집적회로의 파괴(breakdown)의 원인이 되는 래치업 효과를 일으킬 수 있기 때문에 집적회로의 고 안정성에 장해를 준다.
래치업 효과의 이해를 돕기 위하여, 트로프-형 반도체 영역에 위치한 제1채널형의 전계효과 트랜지스터의 단자와 상기 반도체 기판상의 영역외측에 위치한 제2채널형의 전계효과 트랜지스터의 단자간에 교대로 전도형태의 4연속 반도체 층이 제공된다고 하고, 여기서 첫번째 어급한 트랜지스터의 한 단자영역은 제1반도체층을 형성하고, 반도체 기판은 제3반도체층을 형성하며 최종 트랜지스터의 한 단자 영역은 제4반도체층을 형성한다고 하자. 이러한 구조는 기생 바이폴라 PNP트랜지스터와 기생 NPN트랜지스터를 형성한다. 상기 NPN트랜지스터의 베이스에 대응하는 PNP트랜지스터의 콜렉터와 NPN트랜지스터의 콜렉터에 대응하는 PNP트랜지스터의 베이스는 사이리스터(thyristor)에서 처럼 PNPN 4층 다이오드를 형성하는 구조가 될 수 있다. 상기 반도체 기판의 양의 바이어스 전압의 경우에, 제3 및 제4반도체 층간의 PN접합은 상기 4층 구조내의 기생 사이리스터 효과로 인해 상기 트랜지스터 사이에서 전류 통로가 발생할 정도의 전도 방향에서 바이어스 될 수 있다. 이 전류 통로는 양의 기판 바이어스 전압이 소멸된 후에도 잔존함으로써, 집적회로에 심한 과부하를 줄 수 있다.
트랜지스터 및 블로킹 층의 정전 용량을 감소시키기 위해, 집적회로상에서 소위 기판 바이어스 전압 발생기를 통해 발생되는 NMOS제조기술로서 음의 기판바이어스전압을 이용하는 것이 공지되어 있다. (H. 바이어스 및 K. 호르닝거에 의해 저술된 집적 MOS회로가 개재된 반도체 전자공학 14호, 247-248페이지 참조) 또한 양의 반도체 기판 전압의 경우에 래치업 효과가 위 기술서적 111-112페이지에 개재되어 있다. 기술의 수정(도핑 프로화일) 또는 설계변형(트로프 간격)이 채택될 수 있다는 것이 제안된 개선점이다. 래치업 효과를 억제하기 위한 다른 제안 방법은 테크닉컬 다이제스트 IEDM 85, 504-508페이지에 D. 타칵스등에 의해 저술된 온 칩 기판바이어스 발생기를 가진 n-웰 CMOS에서 정적이고 과도한 래치업경도(static and transient latch-up hardness in n-well CMOS with on-chip substrate-bias generator)로서 개재되어 있다. 이때 반도체 기판에서 기생 바리폴라 트랜지스터를 활성화 시키는데 부족한 값으로 반도체 기판 전위를 제한함으로써 래치업효과를 방지하는 클램핑 회로가 제안되어 있다. 이를 위해 클램핑회로는 고 용량성 충전전류를 접지로 방전시켜야만 한다.
상술한 클램핑회로는 기본적으로 반도체 기판이 양의 전압으로 충전될 가능성을 배제하는 것이 아니고, 단지 반도체 기판이 양의 전압으로 충전되려 할때 접지로 연결된 낮은 저항 값에 의해 양의 전하를 소산시키는 정도로 그 효과를 보상하고 있을 뿐이다.
따라서 본 발명의 목적은 래치업 효과의 발생이 크게 방지되는 레치업 방지회로를 제공하는데 있다.
본 발명에 의하면, 도핑된 반도체 기판에 배치되어 기판 바이어스 전압 발생기의 출력에 접속되어 있는 기판 바이어스 전압 단자로써 래치업 방지회로를 가진 CMOS집적회로를 제공하는데, 이때 캐패시터가 2개 캐패시터표면으로서 제공되며, 이의 제1캐패시터 표면은 도핑된 반도체 기판에 집적되고 또한 이의 제2캐패시터 표면은 기판 바이어스 전압 단자에서 탭(tap)이 된 전압에 의해 제어되는 전자적 방지회로를 통해 캐패시터용 바이어스 전압 발생기에 접속됨으로써, 상기 기판 바이어스 전압 단자로부터 탭이된 전압이 기준 전위와 트랜지스터의 개시 전압의 합보다 작을때는 상기 제2캐패시터 표면과 상기 캐패시터용 바이어스 전압 발생기가 상기 전자적 방지회로에 의해 서로 접속되고, 상기 기판 바이어스 전압 단자로부터 탭이된 전압이 상술한 합보다 클때는 상기 제2캐패시터 표면과 상기 캐패시터용 바이어스 전압 발생기가 상기 전자적 방지회로에 의해 서로 접속된다.
본 발명에 의해 얻어지는 잇점은 특히 래치업 효과를 유발할 수 있는 반도체 기판의 바람직하지 않은 충전전압이 간단한 방법으로 이러한 단점을 해소할 값으로 한정된다는 점이다.
이하 본 발명을 도면을 참고하여 상세히 설명한다.
제1도에 도시한 본 발명에 따라 구성된 기억 셀 집적회로는 예를 들어 p도핑된 실리콘과 같은 도핑된 반도체 재료의 반도체 기판(1)은 n도핑되고 반도체 기판(1)의 경계면(1a)까지 연장되는 트로프 형의 반도체 영역(2)을 포함한다. 반도체 영역(2)외측에는 2개의 n-도핑된 채널 전계 효과 트랜지스터의 소오스 및 드레인 영역을 형성하는 반도체 기판의 n+ 도핑된 반도체 영역(3,4,20 및 21)이 삽입된다. 어떤 요구된 설계가 될 수 있는 캐패시터 C는 이 경우 평면 유전체 층(25), 평면 폴리 실리콘 층(26) 및 평면 n도핑된 층(24)으로 이루어지고, 또한 n도핑된 채널 전계효과 트랜지스터 T3과 함께 하나의 트랜지스터 기억 셀을 형성하며, 이 기억 셀에 정보를 입력하거나 이 기억 셀로부터 정보를 판독할 수 있다. 영역(3)과 영역(4) 사이, 영역(20)과 영역(21) 사이에 존재하는 채널영역은 각 경우에 게이트(5,22)에 의해 개별적으로 커버되고, 단자(6,37)로 개별적으로 제공되며, 예로서 SiO2로 각각 이루어진 얇은 전기 절연층(7,23)에 의해 경계면(1a)으로부터 분리된다. 드레인 영역(21)은 단자(38)에 접속되는 반면에 소오스 영역(3)은 접지전위 VSS에 접속되어 있는 단자(8)에 접속되어 있다. 또한 반도체 영역(2)은 p-도핑된 채널 전계효과 트랜지스터 T1의 소오스 및 드레인 영역을 표시하는 P+ 도핑된 영역(9,10)을 함유한다. 영역(9)과 영역(10) 사이에 위치한 채널영역은 단자(12)로 제공된 게이트(11)에 의해 커버되고, 예를들어 SiO2로 이루어진 얇은 전기 절연층(13)에 의해 경계면으로부터 분리된다. 전계효과 트랜지스터 T1의 소오스 영역(9)은 공급전위 VDD에 접속된 단자(14)에 접속되어 있다. 반도체 영역은 단자(14)에 접속된 n+도핑된 접촉영역(15)을 통해 공급전위 VDD에 접속된다.
예를들어 -2 내지 -3볼트의 음의 기판 바이어스 전압을 발생하고, 접지전위 VSS와 공급전위 VDD에 접속되는 기판 바이어스 전압 발생기(16)가 제공된다. 기판 바이어스 전압 발생기의 출력(17)은 입력(30)을 통해 래치업 방지회로(27)로 접속되고 또한 반도체 기판(1)에 삽입된 P+도핑된 기판 전압단자(18)에 접속된다. 따라서 반도체 기판(1)은 상기 발생기(16)에 의해 생성된 음의 기판 바이어스 전압 VBB를 전달하는데, 한편 반도체 기판(1)에 배치된 트랜지스터(예, T2)의 소오스 영역(예, 3)은 접진 전위 VSS를 전달한다. 이중 한가지 효과는 반도체 기판(1)에 배치된 트랜지스터의 드레인 및 소오스 영역의 블로킹층 정전용량이 감소된다는 점이다. 단자(8)과 단자(14) 사이에서 일점쇄선(19)으로 표시한 4층 구조(3,1,2 및 9)를 따라 발생할 수 있는 래치업 효과를 피하기 위하여, 캐패시터C의 용량성 충전전류는 전자적인 방지회로(27)에 의해 래치업효과가 유발될 수 있을 정도로 기판을 양으로 충전하기에는 불충분한 값으로 감소된다. 전자적인 방지회로(27)에서, 입력(30)에서의 신호값에 따라 입력(31)은 캐패시터C의 캐패시터 표면(26)에 접속되어 있는 출력(29)에 전기적으로 접속된다. 입력(31)은 캐패시터용 바이어스 전압 발생기(28)에 접속되며, 이 발생기는 접지전위 VSS및 공급전위 VDD에 접속된다.
바이어스 전압발생기의 출력전압은 예를들면 공급전압 VDD의 반으로 VDD/2가 된다. 전자적 방지회로의 입력(30)은 기판 바이어스 전압 발생기(16)의 출력(17)과 p+도핑된 기판 바이어스 전압단자(18)에 동시에 접속된다. 집적회로가 스위치 온되고 내부 기준전압보다 큰 전압 VBB가 발생할때, 전자적 방지회로는 입력(31)과 출력(29) 사이를 차단시킨다. 이러한 의미는 양의 기판 전위의 경우에 바이어스 전압 발생기(28)로부터 캐패시터C로 흐르는 용량성 충전 전류가 억제된다는 것을 뜻한다. 이것은 예를들어 공급전위 VDD가 스위치 온될때 발생하는데 그 이유는 기판 바이어스 전압 발생기가 충분한 음의 바이어스 전압을 아직 공급하지 않는 시간동안에 반도체 기판(1)이 캐패시터 충전전류에 의해 양의 바이어스 전압을 발생하기 때문이다. 정상동작 또는 음의 기판 바이어스 전압의 경우에, 캐패시터 표면(26)은 낮은 저항의 형태로 전자적 보호회로(27)를 통해 캐패시터용 바이어스 발생기(28)에 접속된다.
제2도는 본 발명의 제2실시예를 나타내며, 부가적인 클램핑 회로를 제외하고는 제1도의 실시예와 유사하다. 이를 위해 기판 바이어스 전압 발생기(16)의 출력(17)은 전자 스위치, 여기서는 전계효과 트랜지스터 T4를 통해 접지전위 VSS를 전달하는 회로점에 접속된다. 본 실시예에서 회로점은 단자(36)이다. 더 상세히 말해서, 제2도에 도시한 장치의 출력(17)은 반도체 기판(1)에 삽입된 n+도핑된 반도체 영역(32)에 접속된다. 또한 반도체 기판에 삽입된 n+도핑된 반도체 영역(33)은 접지전위 VSS를 전달하는 회로점, 즉 단자(36)에 접속된다. 상기 영역(32) 및 영역(33) 사이에 위치한 반도체 기판의 영역은 SiO2로 이루어진 얇은 전기 절연층(34)에 의해 경계면(1a)으로부터 분리된 게이트(35)로 덮어져 있다. 소자(34 및 35)와 함께 영역(32 및 33)은 n도핑된 채널전계효과 트랜지스터 T4를 형성하며, 또한 노드(17)를 통해 구동된다.
제2도의 스위칭 트랜지스터 T4는 영역(1) 및 영역(3) 사이의 pn접합의 전도 전압보다 낮은 저 개시 전압을 갖게 된다. 이것은 예를들어 1015cm-3의 양인 기본 도핑과 달리, 영역(32,33) 사이에 놓이는 반도체 기판(1)의 영역이 부가적인 도핑을 갖지 않은 경우에 정상적으로 성취되는 한편, 다른 전계효과 트랜지스터(예, T2)의 채널영역은 기본적인 도핑을 강화하는 경계면(1a)의 부근에서 부가적인 도핑으로 제공되며 약 1012cm-2의 투입량을 주입함으로서 편의상 도입된다. 2개의 다른 절연층 두께가 이용되고 있는 제조기술로서 유용된다면, 더 얇은 층 두께(예, 15nm)는 층(34)에 편의상 이용되는 한편 약 20 내지 25nm의 두께가 층(7,13)을 위해 선택된다. 반도체 기판(1)이 예를들어 공급전위 VDD가 접속되어 있지만, 제1도와 관련하여 설명된 바와 같이 기판 바이어스 전압 발생기(16)가 충분한 음의 전압에 아직 도달되어 있지 않다면, 게이트(35)는 또한 대응하여 양의 전압으로 바이어스되며, 따라서 저 개시 전압이 초과되었을때, 스위칭 트랜지스터 T4가 도통되게 한다. 결과적으로 노드(17)에 접속된 전압은 저 개시 전압의 값으로 한정된다.
한편 전자적 방지회로는 충전전류에 의한 반도체 기판(1)의 양의 충전 전압을 방지하기 위하여 캐패시터C의 용량성 충전전류를 차단 시키며, 부가적인 클램핑 회로는 기판이 양의 전압으로 충전되는 다른 모든 가능성을 방해한다. 예를들어 강한 전류가 동작중에 발생하고, 반도체 기판(1)과 요소(16,17,18)를 통해 접지전위 VSS로 반전될때, 전압 강하가 발생기회로(16)의 내부저항 W양단에서 발생할 수 있고, 그 결과 출력(17) 및 반도체 기판(1)은 적어도 양의 바이어스 전압에 일시적으로 도달한다. 이 경우, 전류는 부가적인 클램핑 회로를 통해 방전된다.
제1도 및 제2도에 도시한 기판 바이어스 전압 발생기(16), 전자적인 방지회로(27) 및 캐패시터용 바이어스 전압 발생기(28)는 편의상 반도체 기판상에 모두 집적된다.
제3도는 전자적인 방지회로(27)의 양호한 형태의 기본회로의 다이어 그램도이다. 이 방지회로는 3개의 개별적인 요소, 입력(30)을 가진 비교기(K), 증폭기(V), 입력(31) 및 출력(29)을 가진 전자 스위치(S)로 구성된다. 비교기(K)는 입력(30)에서 발생하는 전압과 접지전위 VSS용 프리 셋 전압을 비교한다. 비교의 결과가 양의 값으로 나타나면, 즉 발생된 전압이 설정된 전압치보다 크면, 적당한 신호가 증폭기(V)를 통해 증폭된 출력(30a)에서 방출되고, 전자 스위치(S)가 입력(31)과 출력(29)을 전기적으로 차단 시킨다. 그러나 입력(30)에서 발생하는 전압이 내부 전압치 보다 작으면, 출력(30a)에서 제2의 신호를 통해 입력(31)과 출력(29)이 전자 스위치(S)에서 전기적으로 접속된다. 증폭기(V)는 비교기(K)의 출력신호를 전자 스위치(S)에 적합한 요건에 따라 선택적으로 포함 시킬 수 있다.
제4도는 저항성 부하를 가진 전자적인 방지회로의 실시예의 개략적인 회로선도이다. 이 회로도에는 2개의 요소, 즉 비교기(K)와 전자 스위치(S)만으로 구성되어 있다. 비교기(K)는 n도핑된 채널의 전계효과 트랜지스터 T5와 특히 기판이 소오스 단자내 접속되어 있는 p도핑된 채널의 전계효과 트랜지스터 T6에 의해 형성되는 저항성 부하소자의 직렬조합으로 이루어져 있다. 전계효과 트랜지스터(T5 및 T6)의 게이트는 상호 접속되고 전자적 방지회로(27)의 입력을 형성한다. 상기 직렬회로의 제1단자는 공급전압 VDD에 접속되는 반면에 다른 단자는 접지전위 VSS에 접속된다. 전자 스위치(S)는 n도핑된 채널 전계효과 트랜지스터로 구성된다. 드레인 및 소오스 단자는 전자적 방지회로(27)의 입력(31)과 출력(30)을 각각 형성한다. 접합점(39)은 n도핑된 채널 전계효과 트랜지스터 T7의 게이트에 접속되는 반면에, 전계효과 트랜지스터(T7 및 T5)의 기판 단자는 기판전위 VBB에 접속된다.
동작중에, 입력(30)에서의 전압이 전계효과 트랜지스터 T5의 개시전압 UT와 접지전위 VSS의 합을 초과하면 T5 및 T6으로 형성되는 인버터의 출력 전압이 하강한다. 따라서 전계효과 트랜지스터 T5는 도통상태로 되고 접합점(39)에서의 전압을 감소시킨다. 이 경우 전계효과 트랜지스터 T7이 차단 상태로 되고 입력(31) 및 출력(29) 사이의 접속이 차단된다. 음의 기판 바이어스 전압, 즉 전압이 UT+VSS이하인 경우에, 전계효과 트랜지스터 T5는 차단 상태가 되고, 반면에 전계효과 트랜지스터 T6 및 T7은 도통상태가 된다. 이때 입력(31)과 출력(29)이 서로 전기적으로 접속된다. 따라서 정상동작 중에 공급전압 VDD이나 기판바이어스 전압 VBB가 전류에 의해 부하되지 않는다.
상기한 실시예에 부가하여, 또한 본 발명은 n도핑된 기판이 p도핑된 트로프형 반도체 영역을 제공한 실시예를 포함한다. 이 경우 모든 전도형 반도체 소자와 모든 전압 극성은 정반대 형태의 것으로 대치된다.
본 발명은 또한 다음의 수정과 함께 제1도 및 제2도에 기초한 실시예를 포함한다. 경계선 B1이 생략되고 2개의 요소가 n도핑된 기판으로 이제 참조된다. 이를 기초로, p도핑된 트로프형 반도체 영역이 이제 n도핑된 기판 내로 삽입되고 파선 B2에 의해 n도핑된 기판으로부터 삭제되어 회로 요소를 포함하게 된다.
기억셀로서 모노리딕 형으로 집적된 고밀도의 다이내믹 반도체 메모리의 주변회로를 본 발명의 바람직한 응용예로서 들 수 있다.

Claims (9)

  1. 기판 바이어스 발생기의 출력에 접속된 기판 바이어스 단자와 도핑된 반도체 기판을 구비하고, 상보형 MOS회로 기술을 이용하는 집적회로에 이용하기 위한 래치-업 방지회로에 있어서, 상기 반도체 기판에 집적된 제1캐패시터 표면과, 제2캐패시터 표면을 구비하는 캐패시터와, 상기 기판 바이어스 단자에 접속되어 그 단자상의 전압에 의해 제어되고, 또한 상기 캐패시터의 제2표면에 접속되고, 소정의 임계 전압을 가진 적어도 하나의 제1전계효과 트랜지스터를 구비하는 전자적 방지회로 및, 상기 전자적 방지회로에 접속된 소정의 전압을 제공하는 캐패시터 바이어스 발생기를 포함하는데, 상기 전자적 방지회로는 상기 기판 바이어스 단자상의 전압이 상기 전자 방지회로내의 상기 제1트랜지스터의 기준 전위 전압과 상기 임계전압간의 합보다 작을때 상기 캐패시터의 제2표면에 상기 캐패시터 바이어스 발생기를 접속시키고, 상기 기판바이어스 단자의 전압이 상기 합보다 더 클때 상기 캐패시터의 제2표면으로부터 상기 캐패시터 바이어스 발생기를 단락시키는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
  2. 제1항에 있어서, 제1전도형의 반도체 기판은 상기 제1전도형의 트로프형 반도체 영역에 의해 대체되고, 제2전도형의 트로프형 반도체 영역은 제2전도형의 반도체 기판에 의해 대체되며, 상기 제1전도형의 트로프형 반도체 영역은 상기 제2전도형의 반도체 기판에 삽입되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
  3. 제1항 또는 제2항에 있어서, 상기 전자적인 방지회로는 비교기, 증폭기 및 전자 스위치로 구성되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
  4. 제3항에 있어서, 상기 비교기는 부하소자와 제1전계효과 트랜지스터의 직렬배치로 구성되고, 이 직렬 배치에서 부하소자의 제1단자는 양의 전압(공급전압)에 접속되며, 이 직렬 배치의 제2단자는 상기 제1전계효과 트랜지스터의 단자와 접지전위에 접속된 비교기의 제2입력으로 동시에 작용하고, 상기 제1전계 트랜지스터의 게이트 단자는 비교기의 제1입력을 형성하고 상기 전계효과 트랜지스터의 기판단자는 기판 바이어스전압 발생기의 출력에 접속되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
  5. 제4항에 있어서, 상기 부하소자는 다른 채널 형태로서 제2전계효과 트랜지스터이고, 상기 전계효과 트랜지스터의 게이트 단자는 제1전계효과 트랜지스터의 게이트 단자에 접속되며, 상기 제1전계효과 트랜지스터의 기판단자는 직렬배치의 제1단자에 접속되는 것을 특징으로 집적회로에 이용하기 위한 래치-업 방지회로.
  6. 제4항에 있어서, 상기 전자 스위치는 게이트 단자에 의해 상기 제1전계효과 트랜지스터와 상기 제1직렬배치의 부하 소자간의 접합점에 접속된 전계효과 트랜지스터를 포함하고, 상기 전계효과 트랜지스터의 기판단자는 기판 바이어스 전압 발생기의 출력에 접속되고, 소오스 단자는 상기 제2캐패시터 표면에 접속되며, 상기 전계 효과 트랜지스터의 드레인 단자는 상기 캐패시터용 바이어스 전압 발생기에 접속되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
  7. 제1항 또는 제2항에 있어서, 상기 기판 바이어스 전압 발생기의 출력은 전자 스위치를 통해 접지전위를 전송하는 회로점에 접속되고, 상기 전자 스위치는 기판 바이어스 전압 발생기의 출력을 통해 구동되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
  8. 제1항 또는 제2항에 있어서, 상기 기판 바이어스 전압 발생기, 캐패시터용 바이어스 전압 발생기, 전자적 방지회로, 그리고 전자 스위치가 모두 반도체 기판상에 집적되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로
  9. 제1항 또는 제2항에 있어서, 집적회로가 고집적 밀도를 갖는 다이내믹 반도체 메모리용의 주변회로로 이용되는 것을 특징으로 하는 집적회로에 이용하기 위한 래치-업 방지회로.
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