KR0136595B1 - 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 - Google Patents

상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로

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내용없음

Description

상보형 MOS 회로기술을 이용한 래치업 방지회로를 가진 집적회로
제 1도는 반도체 기판과 웰형 반도체 영역이 2개의 비선형 소자를 통해 접지(Vss) 및 공급 전압(VDD)에 접속되어 있으며, 래치업 효과를 야기시키는 기생 래터럴 및 버어티컬 바이폴라 트랜지스터가 도시되어 있는 CMOS 인버터의 횡단면도.
제2도는 쇼트키 접합을 형성하는 금속 n+반도체 집합에 대한 에너지 대역도.
제3도는 웰형 영역 및 기판의 옴 접촉이 쇼트키 접합으로 대체된 또 다른 CMOS 인버터의 횡단면도.
제4도는 반도체 기판 및 웰형 반도체 영역이 다이오드 소자로서 접속된 MOS 트랜지스터를 통해 접지(Vss)및 공급 전압(VDD)에 접속된 CMOS 인버터의 횡단면도.
제5도는 본 발명의 회로의 또다른 구현예를 개략적으로 나다낸 횡단면도.
제6도는 제5도의 회로도.
본 발명은 제1도전형의 도핑된 반도체 기판과 상기 도핑된 기판내에 형성된 웰형의 제2도전형 반도체 영역을 가지는 상보형 MOS 회로 기술을 이용하는, 래치업 방지 회로를 가진 집적 회로에 관한것이다.
상보형 MOS 회로 기술을 이용한 상기 방식의 집적 회로에서는 공급 전압과 접지사이에 사이리스터와 유사한 기생 pnpn 경로가 형성되어 있다. 상기의 기생 4층 구조는 왜곡, 예를 들면 반도체층에 인가되는 오버슈트 또는 언더슈트에 의해 또는 펄스 전류에 의해 점화될 수 있다. 정상 상태로부터 고전도 상태로의 접합, 즉 상기 4층 구조의 점화를 래치업이라고 표현한다.
래치업 효과를 이해하기 위해, 웰형 반도체 영역에 놓인 제1채널형 FET의 한 단자와 상기 영역 외부의 반도체 기판상에 놓인 제2채널형 FET의 한 단자 사이에 일반적으르 양자택일 도전형의 4개의 연이은 반도체층이 놓인다는 것을 가정할 수 있으며, 이 경우 처음 언급된 트랜지스터의 단자 영역은 제1반도체층을, 웰형의 반도체 영역은 제2반도체층을, 반도체 기판은 제3반도체층을, 그리고 최후 트랜지스터의 단자 영역은 제4반도체 층을 형성한다. 이러한 구조 때문에, 기생 바이폴라 pnp 및 npn트랜지스터가 얻어진다. pnp 바이폴라 트랜지스터의 콜렉터는 npn 바이폴라 트랜지스터의 베이스에 상응하고, pnp 바이폴라 트랜지스터의 베이스는 npn 바이폴라 트랜지스터의 콜렉터에 상응한다. 상기 구조는 사이리스터에서와 같이 pnpn의 4층 다이오드를 형성한다. 반도체 기판에 양의 바이어스 전압이 인가되면, 제3 및 제4반도체층 사이의 pn 접합은 상기 4층 구조에서 기생 사이리스터 작용을 야기하는 전류경로가 상기 트랜지스터 단자 사이에서 발생할 정도로 순방향으로 바이어스된다. 상기 전류 경로는 양의 기판 바이어스 전압을 제거한 후에도 남아 있어 집적 회로가 열적으로 과부하를 받을 수 있다.
래치업 효과는 간행물 Haelbleiterelektronik 14권, 109-112 페이지, H, Weiss, K. Horninger저, Integrierte MOS-Schaltungen에 기술되어 있다. 상기 간행물에는 래치업 효과의 방지책에 대한 기술의 변화(도핑 프로필) 또는 설계 방법(벽두께)이 제시되어 있다. 기판/변위 전류(예를 들면, 접속시)에 의해 발생되는 래치업 효과를 방지하기 위한 다른 해결책은 D.Takacs등 저, Static and transient latch-up hardness in n-well CMOS with on-chip substrate bias generator, IEDM 85, Techn. Digest, 504 -508페이지에 개시되어 있다. 상기 간행물에는 반도체 기판에서 기생 바이폴라 트랜지스터가 활성화하는데 충분하지 않은 값으로 반도체 기판의 전위를 제현함으로써 래치업 효과를 방지하는 클램핑 회로가 제시되어 있다. 그러나, 이것을 위해 상기 클램핑 회로는 많은 콘덴서 충전 전류를 접지로 흘려보내야 한다.
입력/출력 단자에서 언더/오버슈트에 의해 발생되는 래치업 효과를 방지하기 의한 또 다른 해결책은 FET의 소오스-드레인 단자와 반도체 기판 또는 웰형 반도체 영역 사이에 접속되는 쇼트키 접합을 이용하는 것이다. 이러한 회로는 간행물 IEEE Transaction on Electron Devices, ED-32권, 제 2 호, 1985년 2월, 페이지 194-202, S. E. Swirhun 등 저, ''A VLSI Suitable Schottky-Barrier CMOS Process의 제2도 및 3도에 도시되어 있다. 상기 간행물의 제2A도에는 MOS 트랜지스터의 소오스 및 드레인 단자에 백금-실리콘(PtSi)로 형성된 쇼트키 접합을 가진 n형 반도체 영역에 설치된 인버터가 도시되어 있다. 제3도에는 웰형 반도체 영역내의 MOS 트랜지스터의 소오스 및 드레인 단자에서의 매립형 쇼트키 접합이 도시되어 있다. 상기 접합은 측방향에서 옴 접촉을 형성하고 수직 방향에서 전류 도통을 위한 쇼트키 접합을 형성도록 배열된다.
그러나, 간행물 IEEE Transactions에 제시되어 있는 바와 같은 쇼트키 접합의 사용에 의해 MOS 트랜지스터 매개변수가 악화되고 쇼트키 누설 전류를 발생될 수 있다. 더욱이, 상기 쇼트키 접합은 복잡한 공정을 필요로 한다. D. Takacs 등 저의 간행물에 제시되어 있는 클램핑 회로는 기본적으로 반도체 기판의 양의 충전가능성을 배제할 수 없고, 반도체 기판의 양의 충전이 이루어지면 낮은 저항의 접지 접속에 의해 양의 충전 전류를 단지 방전시킴으로써 양의 충전 작용이 보상된다.
본 발명의 목적은 래치업 효과의 발생이 계속해서 방지되는 전술한 형태의 회로를 제공하는데 있다.
상기 목적은 래치업 방지 회로가 제1 및 제2비선형 소자를 포함하며, 제1비선형 소자가 접지에 접속된 제1단자와 제1도전형의 도핑된 반도체 기판에 접속된 제2단자를 가지며, 제2비선형 소자가 공급전압에 접속된 제1단자와 상기 제2도전형의 웰형 반도체 영역에 접속된 제2단자를 가지며, 제1및 제2비선형 소자가 상기 반도체 기판과 상기 웰형 반도체 영역에 각각 동각가능하게 접속되는 본 발명의 집적회로에 의해 달성된다.
본 발명에 의해 얻어지는 장점은, 특히 본 발명의 회로에 의해 MOS 트랜기스터의 회로 특성이 영향을 받지 않는다는데 있다. 또한, 본 발명의 회로는 적은 수의 회로 소자만을 필요로 하기 때문에 매우 작은 공간만을 필요로 한다.
본 발명의 실시예를 첨부한 도면을 참고로 상세히 설명하면 다음과 같다.
제1도는 p도전형 실리콘과 같은 도핑된 반도체 물질로 이루어진 반도체 기판(Psub)상에 형성된 래치업 방지 회로를 가진 본 발명의 집적 회로가 개략적으로 도시되어 있다. 반도체 기판(Psub)은 경계면(PG)까지 형성되어 있는 n도전형의 웰형 반도체 영역(Nw)을 가진다. 반도체 영역(Nw) 외부에는 n+도핑된 반도체 영역(Nl,N2)이 반도체 기판내에 삽입되어 있으며, 상기 n+도핑된 반도체 영역(N1,N2)은 n 채널 FET(Tl)의 소오스 및 드레인 영역을 형성한다. 반면에, 웰형 반도체 영역(Nw)의 내부에는 2개의 p+도핑된 반도체 영역(P2,P3)이 있으며, 상기 p+도핑된 반도체 영역(P2,P3)은 p 채널 FET(T2)의 드레인 및 소오스 영역을 형성한다. 제1도에 도시된 실시예에서 트랜지스터(Tl,T2)는 CMOS 인버터로서 접속되어 있고, n+도핑된 반도체 영역(Nl)은 n 채널FET(Tl)의 소오스 단자로서 접지(Vss)에 접속되어 있으며, n+도핑된 반도체 영역(N2)은 n 채널 FET(Tl)의 드레인 단자로서 CMOS 인버터의 출력(OUT)을 형성한다. p+ 도핑된 반도체 영역(P2)은 마찬가지로 출럭(OUT)에 접속되어 있고, p 채널FET(T2)의 드레인 단자를 형성하는 반면, p+ 도핑된 반도체 영역(P3)은 동일한 FET의 소오스 단자로서 공급 전압(VDD)에 접속되어 있다. CMOS 인버터에 대한 입력 신호는 입력(IN)을 통해 제1 및 제2FET(T1,T2)의 제1 및 제2게이트 영역(Gl,G2)으로 전달되는 반면, 출력 신호는 출력(OUT)에서 분기될 수 있다.
또한, 래치업 효과에 중요한 2개의 기생 바이폴라 트랜지스터(Bl,B2)가 도시되어 있다. 래터럴 npn 바이폴라 트랜지스터(Bl)의 콜렉터(CL)는 버티컬 pnp 바이폴라 트랜지스터(B2)의 베이스(Bv)에 접속되고, 래터럴 바이폴라 트랜지스터(B1)의 베이스 단자(BL)는 바이폴라 트랜지스터(B2)의 콜렉터단자(Cv)에 접속되어 있다. 바이폴라 트랜지스터(Bl)의 에미터(EL)는 FET(Tl)의 소오스 단자(N1)에 접속되고, 바이폴라 트랜지스터(B2)의 에미터(Ev)는 FET(T2)의 소오스 단자에 접속되어 있다. 기생 바이폴라 트랜지스터는 사이리스터와 비교될 수 있는 4층 다이오드 pnpn 구조를 형성한다. 일정한 신호에 의해 래터럴 바이폴라 트랜지스터의 에미터(Ev)와 베이스(Bv) 사이에 있는 에미터-베이스 다이오드가 순방향으로 바이어스됨으로 사이리스터가 점화될 수 있다. 이때 접합 또는 범프가 녹을 정도로 높은 전류가 pn 접합을 통해 흐르고, 이것은 CMOS 인버터의 파괴를 야기시킬 수 있다.
CMOS 인버터에서 본 발명을 이루는 부분은 다이오드 특성 곡선을 가진 소자와 같은 비선형 소자(D1,D2)를 설치한 부분이다. 여기서, 제1비선형 소자는 p+도핑된 반도체 영역(P1)과 접지(Bss) 사이에 접속되는 반면, 제2비선형 소자는 n+도핑된 반도체 영역(N3)은 웰형 반도체 영역(Nw)내에 접속되어 있다. p 도전형의 웰형 반도체 영역에 대한 비선형 소자(D1,D2)의 접속은 공급 전압(VDD) 단자의 교체를 제외하고는 상기와 유사하게 이루어진다. 비선형 소자(D1)는 한편으로는 홀 전류를 형성하는 다수 캐리어가 접지(Vss)로 흐를 수 있게 하며, 다른 한편으로는 기생 래터럴 바이폴라 트랜지스터의 베이스 전하가 도시되어 있지 않은 기판 접촉을 통해 베이스(BL)에 형성되는 것을 방지한다. 이 경우, 반도체 기판은 비선형 소자(Dl)를 통해 접지(Vss)에 옴 접촉되어 있다. 래터럴 바이폴라 트랜지스터(Bl)의 베이스 전하 형성은 비선형 소자(Dl)의 적은 차단 전류에 의해서만 결정된다. 이것은 n 도전형의 웰형 반도체 영역(Nw)과 공급 전압(VDD) 사이에 접속되어 있는 비선형 소자(D2)에 유사하게 적용된다. 상기의 방법에 의해 기생 바이폴라 트랜지스터(Bl,B2)의 pn 접합이 순방향으로 바이어스되며, 이것은 래치업 위험의 감소를 의미한다.
접속시 전체 CMOS 회로의 상태가 비선형 소자(Dl,D2)의 설치에 의해 손상을 입지 않는 반면, 동작중에 펄스 전류가 있을 때도 n+도핑된 반도체 영역(Nl), p+도핑된 반도체 영역(P3) 및 단자(OUT)에서의 래치업의 위험이 비선형 소자(Dl,D2)에 의해 줄어든다. 이때, 비선형 소자(Dl,D2)가 기생 바이폴라 트랜지스터(Bl,B2)의 pn 접합의 도통 전압을 가진다는 것이 중요하다.
비선형 소자(Dl,D2)는 소위 쇼트키 접합에 의해 구현될 수 있다. 제2도에는 금속(M)과 n+반도체(H)로 이루어진 쇼트키 접합에 대한 에너지 대역도가 도시되어 있다. 에너지 W 및 전위 ○에 대한 크기는 제2도의 좌측에 종축으로 도시되어 있다. 페르미레벨(WF)은 n 반도체 영역(H) 및 금속영역(M)에 걸쳐서 도시되어 있고, 최대값의 전자 50%를 가진 평균 점유수인 에너지 레벨을 나타낸다. 또한, n+반도체에 있어서 전도대(WL) 및 가전자대(Wv)의 에너지 레벨이 도시되어 있고, 여기서 전도대(WL)및 가전자대(Wv)의 에너지 레벨이 도시되어 있고, 여기서 전대도(WL)의 에너지 레벨은 페르미 레벨위에 놓이며 전자로 약하게 점유되어 있는 반면, 가전자대(Wv)의 에너지 레벨은 페르미레벨 아래 놓이며 전자로 강하게 점유되어 있다. 금속에 대한 전자 친화력이 반도체 물질에 대한 전자 친화력보다 크면, n+도전형 반도체 물질과 금속의 접합시 전자가 n+반도체로부터 금속으로 이동한다. 열평형 상태에서 금속과 반도체의 페르미 에너지는 공통의 전기 화학적 전위로서 동일한 높이로 형성된다. 이때, 반도체로부터 튀어나온 전자는 n+반도체에서 양의 공간전하를, 그리고 금속 표면에서 상응하는 음의 표면 전하를 발생시킨다. 서로 다른 전자 친화력에 의해 전자가 쉽게 n+반도체 물질(H)로부터 금속(M)으로 거꾸로 전달된다. 이것은 제2도에 화살표 F1및 F2로 도시되어 있으며, 여기서 F1은 금속(M)으로부터 n+반도체 물질(H)로의 전자 흐름을 나타내며, F2는 n+반도체 물질(H)로부터 금속(M)으로의 전자 흐름을 나타낸다. 전자 흐름 F1은 전자 흐름 F2보다 훨씬 적다. pn 접합에 대한 쇼트키 접합의 특징은 pn 접합과는 달리 한 방향의 다수 캐리어만이 전류 이송을 결정한다는 것이다. 소수 캐리어는 래치업에 대한 p+다이오드의 악영향을 방지한다. 이것은 금속과 p+반도체 사이의 접합에도 유사하게 적용된다. 쇼트키 접합에 의해 비선형 소자를 구현함으로써 얻어지는 장점은 언더슈트 또는 오버슈트시 다이오드(D1,D2)가 웰형 반도체 영역내로의 p+도핑된 반도체 영역의 주입과 반도체 기판내로의 n+도핑된 반도체 영역의 주입을 방지하고, 상기 접합이 보통의 pn 접합에 비해 비교적 작은 도통 전압을 가진다는 것이다. 이로 인해, 기생 바이폴라 트랜지스터(B1,B2)의 pn 접합이 방전되고, ''래치업''의 위험이 계속 방지된다. 쇼트키 접합에서 전류 이송은 주로 한 방향의다수 캐리어에 의해 결정되기 때문에, 소수 캐리어 성분은 나머지 기생 바이폴라 트랜지스터에서의 베이스 충전을 억제함으로써 ''래치업 위험을 줄이는데 기여한다.
제3도에는 웰형 영역 및 기판의 옴 접촉이 2개의 쇼트키 접합(SK1,SK2)으로 대체되어 있는 CMOS인버터의 횡단면도가 도시되어 있다. 웰형의 n 도전형 반도체 영역(Nw)온 p 도전형 반도체 기판(Psub)내에 제1도에서와 유사하게 배열되어 있다. CMOS 인버터는 다시 2개의 MOS 바이폴라 트랜지스터, 즉 n 채널 FET(T1) 및 p 채널 FET(T2)로 형성된다. 2개의 FET의 접속은 제1도에서와 유사하게 이루어지므로 제3도에서는 동일한 도면 부호를 사용하였다. 제1도의 2개의 비선형 소자(Dl,D2)는 제3도에 쇼트키 접합(SK1,SK2)으로 구현되어 있다. 제1쇼트키 접합(SK1)은 접지(Vss)와 p도 전형 반도체 기판(Psub) 사이에 접속되는 반면, 제2쇼트키 접합(SK2)은 공급 전압(VDD)과 n 도전형 반도체 영역(Nw) 사이에 접속된다. p 도전형 반도체 기판(Psub)이 접지(Vss)에 비해 양으로 충전되고 이 전압차가 제1쇼트키 접합(SKl)의 도통 전압보다 크면, 홀 전류를 형성하는 다수 캐리어는 p 도전형 반도체기판(Psub)으로부터 접지(VSS)로 흐를 수 있으나, 반대로 소수의 양의 공간전하만이 제1쇼트키 접합(SKl)의 금속 단자로부터 양의 반도체 기판(Psub)으로 주입될 수 있다·따라서, 기생 래터럴 바이폴라트랜지스터(Bl)에서의 베이스 전하의 형성이 방지된다. 다른 한편으로는, n 도전형 반도체 영역(Nw)이 공급 전압(Vss)에 비해 음으로 충전되고, 상기 전압차가 제2쇼트키-접합(SK2)의 도통 전압을 초과하면, 전자는 n 도전형 반도체 영역(Nw)으로부터 제2쇼트키 접합(SK2)을 통해 흐를 수 있다. 그러나, 반대로 전자가 제2쇼트키 접합(SK2)의 금속 접점으로부터 n 도전형 반도체 영역(Nw)으로 주입될 수 없다. 따라서, 기생 버티컬 바이폴라 트랜지스터(B2)에서의 베이스 전하의 형성이 방지된다.
제1 및 제2쇼트키 접합의 2개의 금속 접점을 2개의 2중 접점으로 형성하는 것이 가능하다. 이 경우, 제1쇼트키 접합(SKl)의 금속 접점은 p 도핑된 반도체 기판(Psub)의 부분과 MOS 트랜지스터(Tl)의 소오스 단자(Nl)를 덮는 반면, 제2쇼트키 접합(SK2)의 금속 접점은 n 도전형 반도체 영역(Nw)의 부분과 p 채널 MOS 트랜지스터(T2)의 소오스 단자(P3)를 덮는다. 간행물 IEEE Transaction on Electron Devices, ED 32권, 제2호, 1985년 2월 194-202 메이지, S.E.Swirhun 등 저, A VLSI Suitable Schottky Barrier CMOS Process에 기재되어 있는 바와 같이, 쇼트키 소오스-드레인 영역과 달리 쇼트키 접합(SKl,SK2)의 차단 전류가 MOS 트랜지스터의 회로 특성에 영향을 주지 않는다.
제4도에는 CMOS 인버터의 또 다른 횡단면도가 도시되어 있다. p 도전형 반도체 기판(Psub)은 다이오드 소자로 접속되어 있는 부가의 제1 MOS 트랜지스터(Tl')를 통해 접지(Vss)에 접속되어 있고, n도전형 웰형 반도체 영역(Nw)은 다이오드 소자로써 접속되어 있는 부가의 제2 MOS 트랜지스터(T2')를 통해 공급 전압(VDD)에 접속되어 있다·p 도전형 반도체 기판(Psub)에는 n 도전형의 웰형 반도체 영역(Nw)과 또 하나의 n 도전형 반도체 영역(Nw')이 배열되어 있고,o1 2개의 n 도전형 반도체 영역(Nw′)은 경계면(PG)까지 형성되어 있다. p 도전형 반도체 기판(Psub)은 2개의 n+도핑된 반도체 영역(Nl,N2)을 포함하며, 상기 2개의 n+도핑된 반도체 영역(Nl,N2)은 게이트 영역(Gl)과 함께 n 채널 FET(Tl)를 형성하는 반면, n 도전형의 웰형 반도체 영역(Nw)은 2개의 p+도핑된 반도체 영역(P2,P3)을 포함하며, 상기 2개의 p+도핑된 반도체 영역은 게이트 영역(G2)과 함꼐 p 채널 FET(T2)를 형성한다. 제4도의 인버터는 제1도의 인버터와 유사하게 형성되어 있으므로, n+도핑된 반도체 영역(Nl)은 FET(Tl)의 소오스 단자로서 접지(Vss)에 접속되어 있고, n+도핑된 반도체 영역(N2)은 FET(Tl)의 드레인 단자로서 인버터의 출력(OUT)을 형성한다. p+도핑된 반도체 영역(P2)은 출력(OUT)에 접속되며 p 채널 FET(T2)의 드레인 단자를 형성하는 반면, p+도핑된 반도체 영역(P3)은 동일한 FET의 소오스 단자로서 공급 전압(VDD)에 접속되어 있다. 인버터에 대한 입력 신호는 입력(IN)에 인가되고, 출력 신호는 출력(OUT)에서 분기될 수 있다.
부가의 MOS 트랜지스터로 비선형 소자를 구현하는 것은, 특히 사용되는 제조 프로세스에서 쇼트키 접합이 제공되지 않는 래치업 방지 출력단에 적합하다. 또한, 작은 공간을 필요로 한다. 부가의 제1MOS 트랜지스터(Tl')는 p 도전형 반도체 영역(P6,P5)과 게이트 영역(G3)으로 형성되고, p 도전형 반도체 영역(P6,P5)은 또 하나의 n 도전형 반도체 기판(Psub)내에 형성된 p 도전형 반도체 영역(P4)에 접속되어 있다. p+도핑된 반도체 영역(P6)으로 형성된 부가의 제1MOS 트랜지스터(Tl')의 드레인 다나와 게이트 영역(G3)은 공통으로 접지(Vss)에 접속되어 있다. 부가의 제2MOS 트랜지스터(T2')는 p 도전형 반도체 기판(Psub)내에 배열된 2개의 n+도핑된 반도체 영역(N5,N6)과 게이트 영역(G4)을 포함한다. 부가의 제2MOS 트랜지스터(T2')의 드레인 단자를 형성하는 n+도핑된 반도체 영역(N6)과 게이트 영역(G4)은 공통으로 공급 전압(VDD)에 접속되어 있다. 부가의 제2MOS 트랜지스터(T2')의 소오스 단자를 형성하는 n+도핑된 반도체 영역(N5)은 n 도전형의 웰형 반도체 영역(Nw)내에 있는 또 하나의 n+도핑된 반도체 영역(N4)에 접속되어 있다.
부가의 제1MOS 트랜지스터(Tl')는 p+도핑된 반도체 영역(P4)과 함께 다이오드 소자(Dl')를 형성하며, 상기 다이오드 소자는 접지(Vss)와 p+도핑된 반도체 영역(P4) 사이에 접속되어 있다. 부가의 제2MOS 트랜지스터(T2′)는 n+도핑된 반도체 영역(N4)에 n+도핑된 반도체 영역(N5)를접속하고 n+도핑된 반도체 영억(N6)과 공급 전압(VDD)에 게이트 단자(G4)를 공통으로 접속함으로써, 또 하나의 다이오드 소자(D2')로써 접속되어 있고, 상기 다이오드 소자는 공급 전압(VDD)과 n+도핑된 반도체 영역(N4) 사이에 배열되어 있다. 제4도에 도시되어 있는 바와 같이, 접지(Vss)와 p 도전형 기판(Psub)사이에 배열된 다이오드 소자(Dl)는 도전형 MOS 트렌지스터(T1')로 구현되는 반면, 공급 전압(VDD)과 n 도전형 웰형 반도체 영역(Nw) 사이에 배열된 다이오드 소자(D2')는 n 도전형 MOS 트랜지스터(T2')로 구현된다. 제4도에 도시된 회로의 작동 방식은 제3도의 회로의 작동 방식과 동일하다. p 도전형 반도체 기판(Psub)과 접지(Vss) 사이의 전압차가 다이오드 소자(Dl')의 도통 전압을 초과하면 상기 다이오드 소자가 도통되고, 공급 전압(Vss)과 n 도전형 반도체 영역(Nw) 사이의 전압차가 다이오드 소자(D2')의 도통 전압보다 크면 상기 다이오드 소자(D2')가 도통된다. 상기 방법에 의해, 여기에 도시되지 않은 래터럴 및 버티럴 바이폴라 트랜지스터의 베이스 전하가 형성되지 않을 수 있다. 따라서, ''래치업의 위험이 명백하게 줄어든다.
본 발명은 상기 실시예 뿐만 아니라 n 도전형 기판에 p 도전형 웰형 반도체 영역이 제공되는 것도 포함한다. 모든 반도체 부품의 도전형 및 모든 전압의 극성은 반대로 대체될 수 있다. 또한, 제1비선형 소자는 p+도핑된 반도체 영역(P1)과 음의 기판 전위(VBBVSS) 사이에 접속되고, 제2비선형 소자는 n+도평된 반도체 영역(N3)과 양의 웰형 전위(VwenVDD) 사이에 접속될 수 있다.
제5도에는 본 발명의 또 다른 바람직한 실시예가 개략적으로 도시되어 있다. 여기에는 직렬로 접속된 2개의 상보 도전형 MOS 트랜지스터가 횡단면도로 도시되어 있다. 이것의 회로도는 제6도에 도시되어 있다. 트랜지스터(T1)는 NMOS 트랜지스터이다. 트랜지스터(T2)는 PMOS 트랜지스터(T1)는 p 도전형 기판(Psub)내에 배열되어 있다. 트랜지스터(T2)는 n 도전형 웰형 반도체 영역(Nw)내에 배열되어 있다. MOS 트랜지스터에서 소오스 및 드레인의 확산 영역은 (Nl),(N2) 및 (P3),(P2)로 표시되어 있다. 기판(Psub)은 그와 동일한 도전형의 고농도로 도핑된 반도체 영역(P1)을 포함한다. 마찬가지로 웰형 반도체 영역(Nw)은 그와 동일한 도전형의 고농도로 도핑된 반도체 영역(N3)을 포함한다. 상기 고농도로 도핑된 반도체 영역은 일반적으로 CMOS 기술로 제조된다. 트랜지스터이 게이트는 (G1) 및 (G2)로 표시되어 있다.
기판(Psub) 및 웰형 반도체 영역(Nw)의 상부에는 접지(Vss)와 공급 전위(VDD)로의 접속을 위해 게이트(Gl,G2)를 둘러싸고 있는 스트립 도체가 배열되어 있고, 2개의 트랜지스터(Tl,T2)의 드레인(N2,P2)사이에는 전도형 접속부(예를 들면, 알루미늄으로 이루어진)가 배열되어 있다. 이것은, 예를 들면 2개의 트랜지스터(Tl,T2)로 형성된 CMOS 인버터의 출력(OUT)으로 사용될 수 있다. 통상적으로, 여러 가지 전도 영역이 기판(Psub) 및 웰형 반도체 영역(Nw) 상부에 있으며, 산화물(Ox) 또는 그 밖의 절연층(예를 들면, 질소화물)에 의해 전기적으로 서로 분리된다. 최상부의 산화물층은 비활성층으로 형성될 수있다.
비선형 소자(Dl,D2)는. 상기 실시예에서 매몰형 다이오드로 구현된다. 트랜지스터(Tl,T2)의 확산 영역(Nl,P3)(소오스)과 고농도로 도평된 반도체 영역(P1,N3)을 적어도 부분적으로 덮는 산화물층(Ox)내에는 도핑된 다결정 실리콘(PSi)을 포함하는 전도층이 각각 형성되어 있다. 사용되는 기술(N-웰형-공정 및 P-웰형-공정 뿐만아니라, 트랜지스더(T1,T2)에 대한 N 및 P-웰형-공정)에 따라, 다결정 실리콘층(PSi)의 도전형이 기판(Psub)의 도전형과 반대로 되거나 웰형 반도체 영역(Nw) 및 웰형 반도체 영
역(다수의 반대 도전형)의 도전형과 반대로 된다.
비선형 소자(Dl,D2)는 장벽층 다이오드로써 형성되어 있다. 다결정 실리콘층(PSi)으로 이루어진 비선형 소자의 제1단자는, 옴 접촉(Kl,K2)을 통해 접지 전위(Vss)에 접속되거나(소오스-확산 영역(Nl))을 통해 또는 직접 스트림 도체와 접속) 다결정 실리콘(PSi)과 동일한 도전형의 고농도로 도핑된 반도체 영역(N3)에 접속되어 있다.
비선형 소자(Dl,D2)의 제2단자는 고농도로 도핑된 반도체 영역(P1)(이것은 각각 다결정 실리콘층(PSi)과 반대의 도전형이다)에 접속되거나, 소오스-확산 영역(P3)을 통해 공급 전위(VDD)에 접속되어 있다. 상기 방법에 의해 상기 접속부 부분에 장벽층 다이오드가 형성된다.
상기 실시예는 다음과 같은 장점을 가진다.
다결정 실리콘은 통상의 CMOS 공정에서 증착된다. 따라서, 마스킹을 변화시키기만 하면 된다. 즉, 부가의 제조 단계가 필요없다.
전술한 쇼트키 접합은 특별한 제조 공정에서만 제조될 수 있기 때문에 본 실시예는 이것에 대한 타당성 있는 대안을 제공한다.
또한, 고농도로 도핑된 반도체 영역(P1,N3)이 통상의 CMOS 디자인에서 예를 들면, 소위 가이드 링의 형태로 이미 존재하기 때문에, 그리고 다결정 실리콘(PSi)에 대한 공간이 일반적으로 다른 회로 부분을 점유하지 않기 때문에 부가의 면이 필요없다. 더욱이, 본 실시예에서는 전류 효율이 전술한 실시예에서의 전류 효율보다 크고, 이로 인해 래치업 효과가 더 많이 방지된다.

Claims (29)

  1. 접지에 직접 접속된 소오스 단자를 가진 제1채널형의 전계효과 트랜지스터(FET)가 형성되는 제1도전형의 도핑된 반도체 기판과 공급전압에 직접 접속된 소오스 단자를 가진 제2채널형의 전계효과 트랜지스터가 형성되고 상기 도핑된 반도체 기판내에 삽입된 제2도전형의 웰형 반도체 영역을 포함하는 상보형 MOS 회로 기술을 이용하는, 래치업 방지회로를 가진 직접 회로에 있어서, 상기 래치업 방지 회로는 제1 및 제2비선형 소자를 포함하며, 상기 제1비선형 소자는 접지에 접속된 제1단자와 제1도전형의 도핑된 반도체 기판에 접속된 제2단자를 가지며, 상기 제2비선형 소자는 공급전압에 접속된 제1단자와 상기 제2도전형의 웰형 반도체 영역에 접속된 제2단자를 가지며, 상기 제2비선형 소자는 공급전압에 접속된 제1단자와 상기 제2도전형의 웰형 반도체 영역에 접속된 제2단자를 가지며, 상기 제1 및 제2비선형 소자는 상기 반도체 기판과 상기 웰형 반도체 영역에 각각 동작가능하게 접속되는 것을 특징으로 하는 래치업 방지회로를 가진 집적 회로.
  2. 제2도전형의 반도체 기판내에 삽입된 제1도전형의 웰형 반도체 영역과 접지에 직접 접속되고 제1도전형의 웰형 반도체 영역내에 형성된 소오스 단자를 가진 제1채널형의 전계효과 트랜지스터와 공급전압에 직접 접속되고 제2도전형의 반도체 기판내에 형성된 소오스 단자를 가진 제2채널형의 전계효과 트랜지스터를 포함하는 상보형 MOS 회로 기술을 이용하는, 래치업 방지 회로를 가진 직접 회로에 있어서, 상기 래치업 방지 회로는 제1 및 제2비선형 소자를 포함하며, 상기 제1비선형 소자는 접지에 접속된 제1단자와 제1도전형의 웰형 반도체 영역에 접속된 제2단자를 가지며, 상기 제2비선형 소자는 공급전압에 접속된 제1단자와 제2도전형의 도핑된 반도체 기판에 접속된 제2단자를 가지며, 상기 제1 및 제2비선형 소자는 상기 반도체 기판과 상기 웰형 반도체 영역에 각각 동작가능하게 접속되는 것을 특징으로 하는 래치업 방지회로를 가진 집적 회로.
  3. 제1항에 있어서, 상기 제1비선형 소자의 제1단자는 음의 기판 전위를 가진 단자로 대체되고, 상기 제2비선형 소자의 제1단자는 공급 전압보다 높은 양의 전위를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  4. 제1항에 있어서, 상기 비선형 소자는 쇼트키 접합으로 형성되는 것을 특징으로 하는 래치업 방지회로를 가진 집적 회로.
  5. 제4항에 있어서, 상기 제1비선형 소자인 쇼트키 접합의 금속 접점은 제1채널형의 전게효과 트랜지스터의 소오스 단자를 덮으며, 제1도전형의 도핑된 반도체 기판을 덮으며, 제1 이중접점을 형성하며, 상기 제2비선형 소자인 쇼트키 접합의 금속 접점은 제2채널형의 전계효과 트랜지스터의 소오스 단자를 덮으며, 제2채널형의 웰형 반도체 영역을 덮으며, 제2이중 접점을 형성하는 것을 특징으로 하는 래치업 방지회로를 가진 집적 회로.
  6. 제1항에 있어서, 상기 비선형 소자는 다이오드 소자로서 접속되는 MOS 트랜지스터로 구현되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  7. 제6항에 있어서, 제1채널형의 제1MOS 트랜지스터는 제2도전형의 웰형 반도체 영역내에 배열되고, 상기 제1MOS트랜지스터의 제1단자 및 상기 제1MOS트랜지스터의 제2단자는 제1도전형의 도핑된 반도체 기판에 접속되머, 제2채널형의 제2MOS 트랜지스터는 제1도전형의 도핑된 반도체 기판내에 배열되며 상기 제2MOS 트랜지스터의 제1단자는 상기 제2MOS 트랜지스터의 게이트에 접속되고, 상기 제2MOS 트랜지스터의 제2단자는 제2도 전형의 웰형 반도체 영역에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  8. 제1항에 있어서, 상기 비선형 소자는 매립형 다이오드의 형태로 구현되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로,
  9. 제8항에 있어서, 상기 비선형 소자는 기판과는 반대 도전형의 도핑된 다결정 실리콘을 포함하는 것을 특정으로 하는 래치업 방지 회로를 가진 집적 회로.
  10. 제8항에 있어서, 상기 비선형 소자는 웰형 반도체 영역과는 반대 도전형의 다결정 실리콘을 포함하는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  11. 제8항에 있어서, 상기 비선형 소자는 방벽층 다이오드로써 형성되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  12. 제8항에 있어서, 상기 비선형 소자의 제1단자는 옴 접촉을 통해 접지에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  13. 제11항에 있어서, 상기 장벽층 다이오드의 제2단자는 상기 다결정 실리콘과 동일한 도전형의 고농도로 도핑된 반도체 영역에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  14. 제2항에 있어서, 상기 제1비선형 소자의 제1단자는 음의 기판전위를 가진 단자로 대체되며, 상기 제2비선형 소자의 제1단자는 공급전압보다 높은 양의 전위를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  15. 제2항에 있어서, 상기 비선형 소자는 쇼트키 접합으로 형성되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  16. 제15항에 있어서, 상기 제1비선형 소자인 쇼트키 접합의 금속 접점은 제1 채널형의 전계효과 트랜지스터의 소오스 단자를 덮으며, 제1도전형의 웰형 반도체 영역을 덮으며, 제1이중접을 형성하며, 상기 제2비선형 소자인 쇼트키 접합의 금속 접점은 제2채널형의 전계효과 트랜지스터의 제1단자를 덮으며, 제2채널형의 도핑된 반도체 기판을 덮으며, 제2이중 접점을 형성하는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  17. 제2항에 있어서, 상기 비선형 소자는 다이오드 소자로서 접속되는 MOS 트랜지스터로 구현되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  18. 제17항에 있어서, 제1채널형의 제1MOS 트랜지스터는 제2도전형의 웰형 반도체 영역내에 배열되고, 상기 제1MOS 트랜지스터의 제1단자는 상기 제1MOS 트랜지스터의 게이트에 접속되며, 상기 제1MOS 트랜지스러의 제2단자는 제1도전형의 도핑된 반도체 기판에 접속되며, 제2채널형의 제2MOS 트렌지스터는 제1도전형의 도핑된 반도체 기판내에 배열되머 상기 제2MOS 트랜지스터의 제1단자는 상기 제2MOS 트랜지스터의 게이트에 접속되며, 상기 제2MOS 트랜지스터의 제2단자는 제2도전형의 웰형 반도체 영역에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  19. 제9항에 있어서, 상기 비선형 소자는 장벽층 다이오드로써 구현되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  20. 제9항에 있어서, 상기 비선형 소자의 제1단자는 옴 접촉을 통해 접지에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  21. 제9항에 있어서, 상기 비선형 소자의 제2단자는 다결정 실리콘과 동일한 도전형의 고농도로 도핑된 반도체 영역에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  22. 제 1항에 있어서, 상기 제 1비선형 소자의 제 1단자는 음의 기판전의를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  23. 제1항에 있어서, 상기 제2비선형 소자의 제1단자는 공급전압보다 높은 양의 전위를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  24. 제2항에 있어서, 상기 제1비선형 소자의 제1단자는 음의 기판전위를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  25. 제2항에 있어서, 상기 제2비선형 소자의 제1단자는 공급전압보다 높은 양의 전위를 가진 단자로 대체되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  26. 제8항에 있어서, 상기 비선형 소자의 제1만자는 옴 접촉을 통해 상기 다결정 실리콘과는 반대 도전형의 고농도로 도핑된 반도체 영역에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적회로.
  27. 제8항에 있어서, 상기 장벽층 다이오드의 제2단자는 상기 장벽층 다이오드의 형성시 확산영역을 통해 공급전압에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적 회로.
  28. 제9항에 있어서, 상기 비선형 소자의 제1단자는 옴 접촉을 통해 상기 다결정 실리콘과는 바대도전형의 고농도로 도핑된 반도체 영역에 접속되는 것을 특징으로 하는 래치업 방지 회로를 가진 집적회로.
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