JPS61281545A - バイポ−ラ・cmos半導体装置 - Google Patents

バイポ−ラ・cmos半導体装置

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JPS61281545A
JPS61281545A JP60123172A JP12317285A JPS61281545A JP S61281545 A JPS61281545 A JP S61281545A JP 60123172 A JP60123172 A JP 60123172A JP 12317285 A JP12317285 A JP 12317285A JP S61281545 A JPS61281545 A JP S61281545A
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bipolar
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Yutaka Yoshida
豊 吉田
Yoshihiro Shigeta
善弘 重田
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の属する技術分野】
本発明は、一つの半導体基板」二にバイポーラt・ラン
ジスタとCMOSを共存させた半導体装置4に関する。
【従来技術とその間・照点】
一つの半導体基板上にバイポーラトランジスタとcMo
sを共存させ今場合、従来は第2図の流れ図に示す様に
、p型Si基板l上の一部にn゛埋込層2を設け(A)
、次いで基板I上にn一層3□をエピタキシャル成長さ
せ、n一層3の表面よりp基板上に到達するPアイソレ
ーシッン拡散層4を設け、各々の、バイポーラトランジ
スタをpn接合により電気的に絶縁し、、nチャネルM
O3PET部においては  。 イオン打込によりp−ウェル層5を設け(B)、さらに
バイボニラ部においてはコレクタ直列抵抗を減少させる
ために、n°埋込層2に到達するn゛カラー拡散層6を
設け、p゛ベース拡散層7.n。 エミッタ拡散層8を設ける一方、C805部においては
p−ウェル層5の領域中にn0ソ一ス/ドレイン拡散層
9、他の部分にp゛ソース/ドレイン拡散層10を設け
(C)、つづいてn・エミ、7タ層8゜p4ベース層7
.n′カラー層6にそれぞれエミッタ電極11.ベース
電極12.コレクタ電極13を設け、cMos部のソー
ス/Iルイン間の表面に絶縁膜15を介してゲート】4
を設けるとともに、ソース/ドレイン9.10にそれぞ
れソース/ドレイン電極16を設けること6冊より、バ
イポーラトランジスタ21、nチャネルMO5FET2
2.  pチャネルMO5FET23よりなるバイポー
ラ・CMO5半導体装置が構成される。 しかしながら、この様な構造では、nチャネルMO5P
ET部22ニおいては、p−ウェル層5−−n−エピタ
キシャル層3− p基板lにより、またpチャネルMO
5FI!T部23においては、p1ソース/ド□レイン
jiilOn−エピタキシャル層3− p基板1により
それぞれ寄生pnp l・ランジスタを構成してしまい
、しかもベースに相当するn−エピタキシャル層3は耐
圧を維持するため低い不純物濃度を有するため、寄生p
np tランジスタのhrtが大きく、ラッチアップが
生じてしまうという欠点があった。
【発明の目的】
本発明は、1述の欠点を除いてC805部の寄生バイポ
ーラトランジスタによるラッチアップを防止でき、しか
もこれにより製造の際の工程数を増す必要のないバイポ
ーラ・(JO5半導体装置を捉供することを目的とする
【発明の要点] 本発明は、CMO5と共存するバイポーラトランジスタ
が第一導電型の半導体基板上に第二導電型のエピタキシ
ャル層、そのエピタキシャル層と基板の間の埋込拡散層
およびその埋込拡散層とエピタキシャル層表面との間を
連結するカラー層からなるコレクタと、エピタキシャル
層内に形成された第一導電型のベースと、そのベース層
内に形成された第二導電型のエミッタとからなる半導体
装置のCMO5の各MO3PI!Tがそれぞれバイポー
ラトランジスタの埋込拡散層と同一工程で形成される第
二導電型の埋込拡散層およびバイポーラトランジスタの
カラー層と同一工程で形成され、埋込拡散層とエピタキ
シャル層表面との間を連結する第二導電型のチャネルス
トッパ層を有することにより上記の目的を達成する。 【発明の実施例】 。 本発明によるバイポーラ□・CMO5半導体装置の一実
施例の製造工程を第1図に流れ図で示す、第2図と共通
の部分には同一の゛符号が付され1゛て”い□る。 第1図(A)ばp型sty板1上の−―に3m所のn゛
埋込層2を設ける工程、第1図(B)は1板1上にn−
エピタキシャルN3を成長させ、p°拡散層4によりバ
イポーラ部とcM’ns部とを分細し、さらにnチャネ
ルMO5FIiT部においてはイオン打込によりp−ウ
ェル層5を設ける工程を示す、第1図(C)は、バイポ
ーラ部にn+カラー拡散層6を設ける”′  と同工程
でC805部のn゛埋込層2に到達する゛ようにn゛チ
ャネルストンパ拡散層17を設け、′nチャネルPIO
8FI!T部においてはp−ウェル層5′中にn9ソ一
ス/ドレイン拡散層9、pチャネルMO5FIiT部に
おいてはエピタキシャル層3゛中にp′″ソース/ドレ
イン拡数層10を形成する工程を示゛す、さらに第1図
(D)におLjると同様゛にnpn”)ランジスタ21
のn1工ミンタ層a、p”ベース層7 l’n ’ ”
カラー層6にそれぞれエミッタ電極11.ベー スミ電
極12、コレクタ電極■3を設け、C805部の各ソー
ス。 ドレイン間の絶縁膜15上にゲート電極14を設けると
共に、ソース/ドレイン9,10にそれぞれソース/ド
レイン電極16を設けることによりバイポーラ・C)1
05半導体装置′が構成される。どのような′製造工程
は第2図に示した従来のバイポーラ・CMO5半導体装
置の製造工程と同一の工程数で実施で′□きる。
【発明の効果】 ゛ 本発明によれば、バイポーラ・CMO5半導体装置にお
いてバイポーラ部の埋込層、カラー層と同工程によ″っ
てcnos部に埋・込層およびチャネルストッパ層゛を
設けるどとにより、6M03部の寄生バイポーラトラン
ジスタのベース領域の囲む領域の不純物濃度を高くシミ
これにより寄生トランジスタめh口を低下させることが
でき、その結果とじて工程数を増すことなくラッチアッ
プ防止を行えるので得られる効果は極めて大きい。
【図面の簡単な説明】
第1図は本発明の一実施例の製造工程を順に示す断面図
、第2図は従来例の製造工程を示す断面図である。 lap型St基板、2:n1埋込層、3+n−1ピタキ
シャル層、  4:pアイフレー9日ン層、5:p−ウ
ェル層、6:n1力ラ一層、7:p+ベース層、8:n
“エミツタ層、9:n゛ソース/ド142層 10:p
” ソース/ドレイン層、17:n+チャネルストッパ
層。 7一

Claims (1)

    【特許請求の範囲】
  1. 1)CMOSと共存するバイポーラトランジスタが第一
    導電型の半導体基板上に第二導電型のエピタキシャル層
    と前記基板との間の埋込拡散層および該埋込拡散層と前
    記エピタキシャル層表面との間を連結するカラー層から
    なるコレクタと、エピタキシャル層内に形成された第一
    導電型のベースと、該ベース層内に形成された第二導電
    型のエミッタとからなるものにおいて、CMOSの各M
    OSFETがそれぞれバイポーラトランジスタの前記埋
    込拡散層と同一工程で形成される第二導電型の埋込拡散
    層およびバイポーラトランジスタの前記カラー層と同一
    工程で形成され、該埋込拡散層と前記エピタキシャル層
    表面との間を連結する第二導電型のチャネルストッパ層
    を有することを特徴とするバイポーラ・CMOS半導体
    装置。
JP60123172A 1985-06-06 1985-06-06 バイポ−ラ・cmos半導体装置 Granted JPS61281545A (ja)

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JPH0369180B2 JPH0369180B2 (ja) 1991-10-31

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