JPH088268A - バイポーラトランジスタを有する半導体装置およびその製造方法 - Google Patents
バイポーラトランジスタを有する半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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Abstract
(57)【要約】
【目的】 製造コストを小さく抑え、かつ高速動作が可
能なバイポーラトランジスタを有する半導体装置を提供
する。 【構成】 ｐ型半導体基板１の主表面には、バイポーラ
トランジスタ２と、ｎＭＯＳトランジスタ３と、ｐＭＯ
Ｓトランジスタ４とが形成される。バイポーラトランジ
スタ２は、コレクタ層５ｂと、ベース層１２と、エミッ
タ層１３とを備える。ベース層１２直下に位置するコレ
クタ層５ｂに含まれるｎ型の不純物濃度は５×１０18ｃ
ｍ-3以下である。エミッタ層１３直下に位置するベース
層１２の拡散深さは０．３μｍ以下である。以上のよう
な構成を有するバイポーラトランジスタを備えた半導体
装置を、小振幅動作を行なう回路内で使用する。
能なバイポーラトランジスタを有する半導体装置を提供
する。 【構成】 ｐ型半導体基板１の主表面には、バイポーラ
トランジスタ２と、ｎＭＯＳトランジスタ３と、ｐＭＯ
Ｓトランジスタ４とが形成される。バイポーラトランジ
スタ２は、コレクタ層５ｂと、ベース層１２と、エミッ
タ層１３とを備える。ベース層１２直下に位置するコレ
クタ層５ｂに含まれるｎ型の不純物濃度は５×１０18ｃ
ｍ-3以下である。エミッタ層１３直下に位置するベース
層１２の拡散深さは０．３μｍ以下である。以上のよう
な構成を有するバイポーラトランジスタを備えた半導体
装置を、小振幅動作を行なう回路内で使用する。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタを有する半導体装置およびその製造方法に関し、特
に、小振幅動作を行なう回路内において使用可能なバイ
ポーラトランジスタを有する半導体装置およびその製造
方法に関するものである。
スタを有する半導体装置およびその製造方法に関し、特
に、小振幅動作を行なう回路内において使用可能なバイ
ポーラトランジスタを有する半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】従来から、バイポーラトランジスタを有
する半導体装置の一例として、ＢｉＣＭＯＳ（Bipolar
Complementary Metal Oxide Semiconductor ）が知られ
ている。以下、図１５〜図２４を用いて、従来のＢｉＣ
ＭＯＳについて説明する。図１５は、SYMPOSIUM ON VLS
I TECHNOLOGY DIGEST OF TECHNICAL PAPERS, P.40〜P.
41,1983 に開示された従来のＢｉＣＭＯＳの構造を示す
断面図である。
する半導体装置の一例として、ＢｉＣＭＯＳ（Bipolar
Complementary Metal Oxide Semiconductor ）が知られ
ている。以下、図１５〜図２４を用いて、従来のＢｉＣ
ＭＯＳについて説明する。図１５は、SYMPOSIUM ON VLS
I TECHNOLOGY DIGEST OF TECHNICAL PAPERS, P.40〜P.
41,1983 に開示された従来のＢｉＣＭＯＳの構造を示す
断面図である。
【０００３】図１５を参照して、ｐ型半導体基板１０１
の主表面には、バイポーラトランジスタ１０２と、ｎＭ
ＯＳトランジスタ１０３と、ｐＭＯＳトランジスタ１０
４とが形成される。これらによって、ＢｉＣＭＯＳが構
成される。
の主表面には、バイポーラトランジスタ１０２と、ｎＭ
ＯＳトランジスタ１０３と、ｐＭＯＳトランジスタ１０
４とが形成される。これらによって、ＢｉＣＭＯＳが構
成される。
【０００４】ｐ型半導体基板１０１の主表面には、間隔
をあけてｎウェル領域１０５ａと、ｎ型のコレクタ層１
０５ｂとが形成される。ｎウェル領域１０５ａの表面に
は、上記のｐＭＯＳトランジスタ１０４のソース／ドレ
イン領域となるｐ＋拡散層１１１が形成される。また、
このｐ＋拡散層１１１によって挟まれる領域上には、ゲ
ート酸化膜１０８を介在してゲート電極１０７ａが形成
される。
をあけてｎウェル領域１０５ａと、ｎ型のコレクタ層１
０５ｂとが形成される。ｎウェル領域１０５ａの表面に
は、上記のｐＭＯＳトランジスタ１０４のソース／ドレ
イン領域となるｐ＋拡散層１１１が形成される。また、
このｐ＋拡散層１１１によって挟まれる領域上には、ゲ
ート酸化膜１０８を介在してゲート電極１０７ａが形成
される。
【０００５】コレクタ層１０５ｂの表面には、バイポー
ラトランジスタ１０２のベース層１１２と、外部ベース
層１１１ａと、エミッタ層１１３と、ｎ＋拡散層１０９
ｃとが形成される。
ラトランジスタ１０２のベース層１１２と、外部ベース
層１１１ａと、エミッタ層１１３と、ｎ＋拡散層１０９
ｃとが形成される。
【０００６】ｎウェル領域１０５ａとコレクタ層１０５
ｂとによって挟まれるｐ型半導体基板１の主表面には、
ｎＭＯＳトランジスタ１０３のソース／ドレイン領域と
なる一対のｎ−拡散層１０９ａと一対のｎ＋拡散層１０
９ｂとがチャネル領域１１０を規定するように形成され
る。チャネル領域１１０には、所定量のｐ型の不純物が
導入されることによってチャネルドープが行なわれてい
る。このチャネル領域１１０上には、ゲート酸化膜１０
８を介在してゲート電極１０７ｂが形成される。
ｂとによって挟まれるｐ型半導体基板１の主表面には、
ｎＭＯＳトランジスタ１０３のソース／ドレイン領域と
なる一対のｎ−拡散層１０９ａと一対のｎ＋拡散層１０
９ｂとがチャネル領域１１０を規定するように形成され
る。チャネル領域１１０には、所定量のｐ型の不純物が
導入されることによってチャネルドープが行なわれてい
る。このチャネル領域１１０上には、ゲート酸化膜１０
８を介在してゲート電極１０７ｂが形成される。
【０００７】ｐ型半導体基板１０１の主表面には、選択
的に分離酸化膜１０６が形成されている。この分離酸化
膜１０６，バイポーラトランジスタ１０２，ｎＭＯＳト
ランジスタ１０３およびｐＭＯＳトランジスタ１０４を
覆うように、シリコン酸化膜などからなる層間絶縁層１
１４が形成される。この層間絶縁層１１４には、所定位
置にコンタクトホールが形成される。このコンタクトホ
ール内には、Ａｌを含む材質などからなる金属配線１１
５ａ，１１５ｂ，１１５ｃ，１１５ｄ，１１５ｅ，１１
５ｆ，１１５ｇがそれぞれ形成される。
的に分離酸化膜１０６が形成されている。この分離酸化
膜１０６，バイポーラトランジスタ１０２，ｎＭＯＳト
ランジスタ１０３およびｐＭＯＳトランジスタ１０４を
覆うように、シリコン酸化膜などからなる層間絶縁層１
１４が形成される。この層間絶縁層１１４には、所定位
置にコンタクトホールが形成される。このコンタクトホ
ール内には、Ａｌを含む材質などからなる金属配線１１
５ａ，１１５ｂ，１１５ｃ，１１５ｄ，１１５ｅ，１１
５ｆ，１１５ｇがそれぞれ形成される。
【０００８】次に、図１６〜図２１を用いて、図１５に
示されるＢｉＣＭＯＳの製造方法について説明する。図
１６〜図２１は、図１５に示される従来のＢｉＣＭＯＳ
の製造工程の第１工程〜第６工程を示す断面図である。
示されるＢｉＣＭＯＳの製造方法について説明する。図
１６〜図２１は、図１５に示される従来のＢｉＣＭＯＳ
の製造工程の第１工程〜第６工程を示す断面図である。
【０００９】図１６を参照して、ｐ型半導体基板１０１
の主表面における素子分離領域に、ＬＯＣＯＳ（Local
Oxidation of Silicon）法などを用いて分離酸化膜１０
６を形成する。次に、ｐ型半導体基板１の主表面におい
て、ｐＭＯＳトランジスタ１０４およびバイポーラトラ
ンジスタ１０２が形成される領域を露出するようにレジ
ストパターン１１８を形成する。このレジストパターン
１１８をマスクとして用いて、リン（Ｐ）などのｎ型不
純物をｐ型半導体基板１の主表面に注入する。それによ
り、１０16〜１０18ｃｍ-2程度の濃度を有する、ｎウェ
ル領域１０５ａと、コレクタ層１０５ｂとをそれぞれ形
成する。次に、上記のＬＯＣＯＳ法で用いた下敷き酸化
膜１０８ａをウエットエッチングによって除去した後、
熱酸化法などを用いてゲート酸化膜１０８を形成する。
の主表面における素子分離領域に、ＬＯＣＯＳ（Local
Oxidation of Silicon）法などを用いて分離酸化膜１０
６を形成する。次に、ｐ型半導体基板１の主表面におい
て、ｐＭＯＳトランジスタ１０４およびバイポーラトラ
ンジスタ１０２が形成される領域を露出するようにレジ
ストパターン１１８を形成する。このレジストパターン
１１８をマスクとして用いて、リン（Ｐ）などのｎ型不
純物をｐ型半導体基板１の主表面に注入する。それによ
り、１０16〜１０18ｃｍ-2程度の濃度を有する、ｎウェ
ル領域１０５ａと、コレクタ層１０５ｂとをそれぞれ形
成する。次に、上記のＬＯＣＯＳ法で用いた下敷き酸化
膜１０８ａをウエットエッチングによって除去した後、
熱酸化法などを用いてゲート酸化膜１０８を形成する。
【００１０】次に、図１７を参照して、ｎウェル領域１
０５ａとコレクタ電極形成領域とを覆うようにレジスト
パターン１１８ａを形成する。このレジストパターン１
１８ａをマスクとして用いて、ボロン（Ｂ）などのｐ型
の不純物をｐ型半導体基板１の主表面に注入する。条件
は、１００ｋｅＶ，３．０×１０12ｃｍ-2である。それ
により、ｎＭＯＳトランジスタ１０３のチャネル領域１
１０と、バイポーラトランジスタ１０２のベース層１１
２を形成する。
０５ａとコレクタ電極形成領域とを覆うようにレジスト
パターン１１８ａを形成する。このレジストパターン１
１８ａをマスクとして用いて、ボロン（Ｂ）などのｐ型
の不純物をｐ型半導体基板１の主表面に注入する。条件
は、１００ｋｅＶ，３．０×１０12ｃｍ-2である。それ
により、ｎＭＯＳトランジスタ１０３のチャネル領域１
１０と、バイポーラトランジスタ１０２のベース層１１
２を形成する。
【００１１】次に、図１８を参照して、写真製版技術お
よびイオン注入技術を用いて、ｐＭＯＳトランジスタ１
０４のチャネル領域を形成した後、ＣＶＤ法などを用い
て、多結晶シリコン層をｐ型半導体基板１０１の主表面
全面上に堆積する。この多結晶シリコン層をパターニン
グすることによって、ｐＭＯＳトランジスタ１０４のゲ
ート電極１０７ａと、ｎＭＯＳトランジスタ１０３のゲ
ート電極１０７ｂとを形成する。
よびイオン注入技術を用いて、ｐＭＯＳトランジスタ１
０４のチャネル領域を形成した後、ＣＶＤ法などを用い
て、多結晶シリコン層をｐ型半導体基板１０１の主表面
全面上に堆積する。この多結晶シリコン層をパターニン
グすることによって、ｐＭＯＳトランジスタ１０４のゲ
ート電極１０７ａと、ｎＭＯＳトランジスタ１０３のゲ
ート電極１０７ｂとを形成する。
【００１２】次に、図１９を参照して、ｐ型半導体基板
１０１の主表面におけるｎＭＯＳトランジスタ１０３の
形成領域を露出するレジストパターン１１８ｂを形成す
る。このレジストパターン１１８ｂをマスクとして用い
て、砒素（Ａｓ）などのｎ型不純物を、ｐ型半導体基板
１０１の主表面に注入する。それにより、ｎ−拡散層１
０９ａを形成する。
１０１の主表面におけるｎＭＯＳトランジスタ１０３の
形成領域を露出するレジストパターン１１８ｂを形成す
る。このレジストパターン１１８ｂをマスクとして用い
て、砒素（Ａｓ）などのｎ型不純物を、ｐ型半導体基板
１０１の主表面に注入する。それにより、ｎ−拡散層１
０９ａを形成する。
【００１３】次に、図２０を参照して、ゲート電極１０
７ａ，１０７ｂの側壁に、シリコン酸化膜などからなる
サイドウォール絶縁層１１６を形成する。そして、ｐ型
半導体基板１０１の主表面上に、ｎＭＯＳトランジスタ
１０３の形成領域と、コレクタ電極形成領域と、エミッ
タ層形成領域とを露出するレジストパターン１１８ｃを
形成する。このレジストパターン１１８ｃをマスクとし
て用いて、砒素（Ａｓ）などのｎ型不純物をｐ型半導体
基板１０１の主表面に注入する。それにより、ｎ＋拡散
層１０９ｂ，１０９ｃと、エミッタ層１１３とを形成す
る。
７ａ，１０７ｂの側壁に、シリコン酸化膜などからなる
サイドウォール絶縁層１１６を形成する。そして、ｐ型
半導体基板１０１の主表面上に、ｎＭＯＳトランジスタ
１０３の形成領域と、コレクタ電極形成領域と、エミッ
タ層形成領域とを露出するレジストパターン１１８ｃを
形成する。このレジストパターン１１８ｃをマスクとし
て用いて、砒素（Ａｓ）などのｎ型不純物をｐ型半導体
基板１０１の主表面に注入する。それにより、ｎ＋拡散
層１０９ｂ，１０９ｃと、エミッタ層１１３とを形成す
る。
【００１４】次に、図２１を参照して、ｐ型半導体基板
１０１の主表面上に、ｐＭＯＳトランジスタ１０４の形
成領域と、外部ベース層１１１ａの形成領域とを露出す
るレジストパターン１１８ｄを形成する。このレジスト
パターン１１８ｄをマスクとして用いて、ボロン（Ｂ）
などのｐ型不純物をｐ型半導体基板１０１の主表面に注
入する。それにより、ｐ＋拡散層１１１と、外部ベース
層１１１ａとをそれぞれ形成する。
１０１の主表面上に、ｐＭＯＳトランジスタ１０４の形
成領域と、外部ベース層１１１ａの形成領域とを露出す
るレジストパターン１１８ｄを形成する。このレジスト
パターン１１８ｄをマスクとして用いて、ボロン（Ｂ）
などのｐ型不純物をｐ型半導体基板１０１の主表面に注
入する。それにより、ｐ＋拡散層１１１と、外部ベース
層１１１ａとをそれぞれ形成する。
【００１５】その後は、ｐ型半導体基板１０１の主表面
上全面に、ＣＶＤ法などを用いて、シリコン酸化膜など
からなる層間絶縁層１１４を形成する。そして、写真製
版技術およびエッチング技術を用いて、この層間絶縁層
１１４の所望の領域にコンタクトホールを形成する。そ
して、スパッタリング法などを用いて、このコンタクト
ホール内に金属配線１１５ａ〜１１５ｇを形成する。以
上の工程を経て図１５に示されるＢｉＣＭＯＳが形成さ
れることになる。
上全面に、ＣＶＤ法などを用いて、シリコン酸化膜など
からなる層間絶縁層１１４を形成する。そして、写真製
版技術およびエッチング技術を用いて、この層間絶縁層
１１４の所望の領域にコンタクトホールを形成する。そ
して、スパッタリング法などを用いて、このコンタクト
ホール内に金属配線１１５ａ〜１１５ｇを形成する。以
上の工程を経て図１５に示されるＢｉＣＭＯＳが形成さ
れることになる。
【００１６】
【発明が解決しようとする課題】従来のＢｉＣＭＯＳ
は、以上のようにして形成されているため、次に説明す
るような問題点があった。この問題点について、図２４
を用いて説明する。図２４は、図１５に示される従来の
ＢｉＣＭＯＳのバイポーラトランジスタ部分を拡大した
断面図である。
は、以上のようにして形成されているため、次に説明す
るような問題点があった。この問題点について、図２４
を用いて説明する。図２４は、図１５に示される従来の
ＢｉＣＭＯＳのバイポーラトランジスタ部分を拡大した
断面図である。
【００１７】図２４を参照して、上記の従来のＢｉＣＭ
ＯＳでは、エミッタ層１１３直下に位置するベース層１
１２の拡散深さＤが、０．３５μｍ程度と大きくなって
しまう。これは、主に、ベース層１１２とｎＭＯＳト
ランジスタ１０３のチャネル領域１１０とを同時に形成
していること、ベース層１１２の形成の後に、ｎＭＯ
Ｓトランジスタ１０３，ｐＭＯＳトランジスタ１０４お
よびサイドウォール絶縁層１１６の形成を行なっている
ことに起因する。上記のチャネル領域１１０とベース層
１１２とを同時に形成することによって、ベース層１１
２の形成条件が制限される。具体的には、ベース層１１
２の形成条件が、１００ｋｅＶ，３．０×１０12ｃｍ-2
程度となる。そのため、ベース層１１２の拡散深さＤが
比較的深くなる。それに加えて、ベース層１１２の形成
の後に、ｐＭＯＳトランジスタ１０４，ｎＭＯＳトラン
ジスタ１０３およびサイドウォール絶縁層１１６が形成
される。すなわち、これらの形成のために必要な熱処理
がベース層１１２に加わることとなる。以上のことよ
り、ベース層１１２の拡散深さＤが、０．３５μｍ程度
と大きくなってしまう。そのため、バイポーラトランジ
スタの高速性が損なわれるといった問題が生じる。
ＯＳでは、エミッタ層１１３直下に位置するベース層１
１２の拡散深さＤが、０．３５μｍ程度と大きくなって
しまう。これは、主に、ベース層１１２とｎＭＯＳト
ランジスタ１０３のチャネル領域１１０とを同時に形成
していること、ベース層１１２の形成の後に、ｎＭＯ
Ｓトランジスタ１０３，ｐＭＯＳトランジスタ１０４お
よびサイドウォール絶縁層１１６の形成を行なっている
ことに起因する。上記のチャネル領域１１０とベース層
１１２とを同時に形成することによって、ベース層１１
２の形成条件が制限される。具体的には、ベース層１１
２の形成条件が、１００ｋｅＶ，３．０×１０12ｃｍ-2
程度となる。そのため、ベース層１１２の拡散深さＤが
比較的深くなる。それに加えて、ベース層１１２の形成
の後に、ｐＭＯＳトランジスタ１０４，ｎＭＯＳトラン
ジスタ１０３およびサイドウォール絶縁層１１６が形成
される。すなわち、これらの形成のために必要な熱処理
がベース層１１２に加わることとなる。以上のことよ
り、ベース層１１２の拡散深さＤが、０．３５μｍ程度
と大きくなってしまう。そのため、バイポーラトランジ
スタの高速性が損なわれるといった問題が生じる。
【００１８】バイポーラトランジスタの高速性を確保す
る１手法として、１０19ｃｍ-3程度以上の高濃度のｎ＋
埋込層をコレクタ層１０５ｂ内に形成する手法を挙げる
ことができる。このことは、IEDM DIGEST OF TECHNICAL
PAPERS, P.63 〜P.66,1983やIEDM DIGEST OF TECHNICA
L PAPERS, P.423〜P.426, 1985 などに開示されてい
る。
る１手法として、１０19ｃｍ-3程度以上の高濃度のｎ＋
埋込層をコレクタ層１０５ｂ内に形成する手法を挙げる
ことができる。このことは、IEDM DIGEST OF TECHNICAL
PAPERS, P.63 〜P.66,1983やIEDM DIGEST OF TECHNICA
L PAPERS, P.423〜P.426, 1985 などに開示されてい
る。
【００１９】図２２は、上記のｎ＋埋込層１２２が形成
されたＢｉＣＭＯＳのバイポーラトランジスタ部分を拡
大した部分断面図である。図２３は、図２２におけるＹ
−Ｙ線に沿う濃度分布を示す図である。
されたＢｉＣＭＯＳのバイポーラトランジスタ部分を拡
大した部分断面図である。図２３は、図２２におけるＹ
−Ｙ線に沿う濃度分布を示す図である。
【００２０】図２２および図２３を参照して、ｎ＋埋込
層１２２を形成することによって、コレクタ層１０５ｂ
内に不純物濃度の高い領域を形成することが可能とな
る。それにより、コレクタ抵抗を低減することが可能と
なる。その結果、バイポーラトランジスタの動作速度を
高速化することが可能となる。
層１２２を形成することによって、コレクタ層１０５ｂ
内に不純物濃度の高い領域を形成することが可能とな
る。それにより、コレクタ抵抗を低減することが可能と
なる。その結果、バイポーラトランジスタの動作速度を
高速化することが可能となる。
【００２１】しかし、上記のｎ＋埋込層１２２を形成す
るには、写真製版工程，イオン注入工程などの種々の工
程が必要となる。特に、写真製版工程が追加されること
によって、製造コストが著しく増大する。そのため、ｎ
＋埋込層１２２を形成することなくバイポーラトランジ
スタを高速化することが望まれる。
るには、写真製版工程，イオン注入工程などの種々の工
程が必要となる。特に、写真製版工程が追加されること
によって、製造コストが著しく増大する。そのため、ｎ
＋埋込層１２２を形成することなくバイポーラトランジ
スタを高速化することが望まれる。
【００２２】この発明は上記のような課題を解決するた
めになされたものである。この発明の目的は、製造コス
トを小さく抑え、かつ動作速度が向上したバイポーラト
ランジスタを有する半導体装置およびその製造方法を提
供することにある。
めになされたものである。この発明の目的は、製造コス
トを小さく抑え、かつ動作速度が向上したバイポーラト
ランジスタを有する半導体装置およびその製造方法を提
供することにある。
【００２３】
【課題を解決するための手段】この発明に従うバイポー
ラトランジスタは、主表面を有する第１導電型の半導体
基板と、第２導電型のコレクタ層と、第１導電型のベー
ス層と、第２導電型のエミッタ層とを備える。コレクタ
層は、半導体基板の主表面に形成される。ベース層は、
コレクタ層の表面に形成される。エミッタ層は、ベース
層の表面に形成される。そして、ベース層直下に位置す
るコレクタ層に含まれる第２導電型の不純物濃度が５×
１０18ｃｍ-3以下であり、エミッタ層直下に位置するベ
ース層の拡散深さが０．３μｍ以下である。
ラトランジスタは、主表面を有する第１導電型の半導体
基板と、第２導電型のコレクタ層と、第１導電型のベー
ス層と、第２導電型のエミッタ層とを備える。コレクタ
層は、半導体基板の主表面に形成される。ベース層は、
コレクタ層の表面に形成される。エミッタ層は、ベース
層の表面に形成される。そして、ベース層直下に位置す
るコレクタ層に含まれる第２導電型の不純物濃度が５×
１０18ｃｍ-3以下であり、エミッタ層直下に位置するベ
ース層の拡散深さが０．３μｍ以下である。
【００２４】この発明に従うバイポーラトランジスタを
有する半導体装置は、主表面を有する第１導電型の半導
体基板と、第２導電型のコレクタ層と、第１導電型のベ
ース層と、第２導電型のエミッタ層と、ＭＯＳトランジ
スタとを備える。コレクタ層は、半導体基板の主表面の
第１の領域に形成される。ベース層は、コレクタ層の表
面に形成される。エミッタ層は、ベース層の表面に形成
される。ＭＯＳトランジスタは、半導体基板の主表面の
第２の領域内に形成される。そして、ＭＯＳトランジス
タの最小ゲート長は０．８μｍ以下であり、ベース層直
下に位置するコレクタ層に含まれる第２導電型の不純物
濃度は５×１０18ｃｍ-3以下である。また、エミッタ層
直下に位置するベース層の拡散深さは０．３μｍ以下で
ある。
有する半導体装置は、主表面を有する第１導電型の半導
体基板と、第２導電型のコレクタ層と、第１導電型のベ
ース層と、第２導電型のエミッタ層と、ＭＯＳトランジ
スタとを備える。コレクタ層は、半導体基板の主表面の
第１の領域に形成される。ベース層は、コレクタ層の表
面に形成される。エミッタ層は、ベース層の表面に形成
される。ＭＯＳトランジスタは、半導体基板の主表面の
第２の領域内に形成される。そして、ＭＯＳトランジス
タの最小ゲート長は０．８μｍ以下であり、ベース層直
下に位置するコレクタ層に含まれる第２導電型の不純物
濃度は５×１０18ｃｍ-3以下である。また、エミッタ層
直下に位置するベース層の拡散深さは０．３μｍ以下で
ある。
【００２５】この発明に従うバイポーラトランジスタを
有する半導体装置の製造方法によれば、まず、第１導電
型の半導体基板の主表面の第１の領域に第２導電型の不
純物を導入することによってコレクタ層を形成する。半
導体基板の主表面の第２の領域上にＭＯＳトランジスタ
のゲート電極を形成する。そして、第２の領域に選択的
に第２導電型の不純物を導入することによって、ＭＯＳ
トランジスタのソース／ドレイン領域を形成する。ソー
ス／ドレイン領域を形成した後に、コレクタ層表面に第
１導電型の不純物を選択的に導入することによってベー
ス層を形成する。
有する半導体装置の製造方法によれば、まず、第１導電
型の半導体基板の主表面の第１の領域に第２導電型の不
純物を導入することによってコレクタ層を形成する。半
導体基板の主表面の第２の領域上にＭＯＳトランジスタ
のゲート電極を形成する。そして、第２の領域に選択的
に第２導電型の不純物を導入することによって、ＭＯＳ
トランジスタのソース／ドレイン領域を形成する。ソー
ス／ドレイン領域を形成した後に、コレクタ層表面に第
１導電型の不純物を選択的に導入することによってベー
ス層を形成する。
【００２６】
【作用】この発明に従うバイポーラトランジスタでは、
ベース層直下のコレクタ層に含まれる第２導電型の不純
物濃度が５×１０18ｃｍ-3以下となっている。つまり、
ベース直下に位置するコレクタ層内に高濃度の第２導電
型の埋込層が形成されていないことになる。それによ
り、コレクタ層の抵抗が比較的高くなる。そのため、バ
イポーラトランジスタは飽和しやすくなる。このような
バイポーラトランジスタは、小振幅動作を行なう回路内
で使用することによってメリットが生じる。しかし、従
来例のように、エミッタ層直下のベース層の拡散深さが
０．３５μｍ程度と大きい場合には、バイポーラトラン
ジスタの高速性が著しく損なわれる。そこで、エミッタ
層直下のベース層の拡散深さを０．３μｍ以下に抑える
ことによってバイポーラトランジスタの高速性を確保す
ることが可能となる。それにより、高濃度の埋込層の形
成を省略することによって製造コストを小さく抑え、か
つ小振幅動作を行なう回路内で使用可能な高速化された
バイポーラトランジスタが得られる。
ベース層直下のコレクタ層に含まれる第２導電型の不純
物濃度が５×１０18ｃｍ-3以下となっている。つまり、
ベース直下に位置するコレクタ層内に高濃度の第２導電
型の埋込層が形成されていないことになる。それによ
り、コレクタ層の抵抗が比較的高くなる。そのため、バ
イポーラトランジスタは飽和しやすくなる。このような
バイポーラトランジスタは、小振幅動作を行なう回路内
で使用することによってメリットが生じる。しかし、従
来例のように、エミッタ層直下のベース層の拡散深さが
０．３５μｍ程度と大きい場合には、バイポーラトラン
ジスタの高速性が著しく損なわれる。そこで、エミッタ
層直下のベース層の拡散深さを０．３μｍ以下に抑える
ことによってバイポーラトランジスタの高速性を確保す
ることが可能となる。それにより、高濃度の埋込層の形
成を省略することによって製造コストを小さく抑え、か
つ小振幅動作を行なう回路内で使用可能な高速化された
バイポーラトランジスタが得られる。
【００２７】この発明に従うバイポーラトランジスタを
有する半導体装置は、最小ゲート長が０．８μｍ以下の
ＭＯＳトランジスタを有している。ＭＯＳトランジスタ
の最小ゲート長が１．０μｍ以上であれば、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値はある。しか
し、ＭＯＳトランジスタの最小ゲート長が０．９μｍ程
度となると、遅延時間が同程度となるので、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値がなくなる。さ
らに、ＭＯＳトランジスタが微細化され、最小ゲート長
が０．８μｍ以下となった場合には、従来例に示される
バイポーラトランジスタを有する半導体装置を小振幅動
作を行なう回路内で使用すると逆に動作速度を劣化させ
てしまう。それに対し、本発明に従うバイポーラトラン
ジスタを有する半導体装置は、前述のようにバイポーラ
トランジスタの高速性が確保されているので、ＭＯＳト
ランジスタの最小ゲート長が０．８μｍ以下となった場
合においても、小振幅動作を行なう回路内で使用する価
値が生じる。
有する半導体装置は、最小ゲート長が０．８μｍ以下の
ＭＯＳトランジスタを有している。ＭＯＳトランジスタ
の最小ゲート長が１．０μｍ以上であれば、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値はある。しか
し、ＭＯＳトランジスタの最小ゲート長が０．９μｍ程
度となると、遅延時間が同程度となるので、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値がなくなる。さ
らに、ＭＯＳトランジスタが微細化され、最小ゲート長
が０．８μｍ以下となった場合には、従来例に示される
バイポーラトランジスタを有する半導体装置を小振幅動
作を行なう回路内で使用すると逆に動作速度を劣化させ
てしまう。それに対し、本発明に従うバイポーラトラン
ジスタを有する半導体装置は、前述のようにバイポーラ
トランジスタの高速性が確保されているので、ＭＯＳト
ランジスタの最小ゲート長が０．８μｍ以下となった場
合においても、小振幅動作を行なう回路内で使用する価
値が生じる。
【００２８】この発明に従うバイポーラトランジスタを
有する半導体装置の製造方法によれば、従来例において
同時に行なっていたＭＯＳトランジスタのチャネル領域
形成のための不純物注入とベース層形成のための不純物
注入とを別工程で行なっている。それにより、ＭＯＳト
ランジスタのチャネル領域形成のための条件を考慮する
ことなくベース層形成のための不純物注入を行なえる。
それにより、ベース層形成のための不純物の注入エネル
ギを小さく抑えることが可能となる。その結果、ベース
層の拡散深さを小さく抑えることが可能となる。
有する半導体装置の製造方法によれば、従来例において
同時に行なっていたＭＯＳトランジスタのチャネル領域
形成のための不純物注入とベース層形成のための不純物
注入とを別工程で行なっている。それにより、ＭＯＳト
ランジスタのチャネル領域形成のための条件を考慮する
ことなくベース層形成のための不純物注入を行なえる。
それにより、ベース層形成のための不純物の注入エネル
ギを小さく抑えることが可能となる。その結果、ベース
層の拡散深さを小さく抑えることが可能となる。
【００２９】また、ＭＯＳトランジスタのソース／ドレ
イン領域を形成した後にベース層を形成している。従来
例においては、ＭＯＳトランジスタのソース／ドレイン
領域の形成の前にベース層を形成していた。そのため、
これらの形成に必要な熱処理がベース層にも加えられて
いた。そのため、ベース層の拡散深さが深くなってい
た。それに対し、本発明によれば、上述のようにＭＯＳ
トランジスタのソース／ドレイン領域の形成の後にベー
ス層を形成しているので、これらの形成に必要な熱処理
がベース層に加わらない。それにより、ベース層の拡散
深さを小さく抑えることが可能となる。以上のことよ
り、動作速度の向上したバイポーラトランジスタを有す
る半導体装置が得られることになる。
イン領域を形成した後にベース層を形成している。従来
例においては、ＭＯＳトランジスタのソース／ドレイン
領域の形成の前にベース層を形成していた。そのため、
これらの形成に必要な熱処理がベース層にも加えられて
いた。そのため、ベース層の拡散深さが深くなってい
た。それに対し、本発明によれば、上述のようにＭＯＳ
トランジスタのソース／ドレイン領域の形成の後にベー
ス層を形成しているので、これらの形成に必要な熱処理
がベース層に加わらない。それにより、ベース層の拡散
深さを小さく抑えることが可能となる。以上のことよ
り、動作速度の向上したバイポーラトランジスタを有す
る半導体装置が得られることになる。
【００３０】
【実施例】以下、図１〜図１４を用いて、この発明に従
うバイポーラトランジスタを有する半導体装置について
説明する。なお、以下の説明においては、バイポーラト
ランジスタを有する半導体装置の一例として、ＢｉＣＭ
ＯＳを挙げ、それについて説明をしていくこととする。
うバイポーラトランジスタを有する半導体装置について
説明する。なお、以下の説明においては、バイポーラト
ランジスタを有する半導体装置の一例として、ＢｉＣＭ
ＯＳを挙げ、それについて説明をしていくこととする。
【００３１】図１は、この発明に従う一実施例における
ＢｉＣＭＯＳを示す断面図である。図１を参照して、本
発明に従うＢｉＣＭＯＳにおいては、エミッタ層１３直
下のベース層１２の拡散深さが、従来例よりも浅くなっ
ている。また、ベース層１２の濃度が従来例におけるベ
ース層１１２の濃度よりも高くなっている。それ以外の
構造に関しては図１５に示される従来のＢｉＣＭＯＳと
同様である。
ＢｉＣＭＯＳを示す断面図である。図１を参照して、本
発明に従うＢｉＣＭＯＳにおいては、エミッタ層１３直
下のベース層１２の拡散深さが、従来例よりも浅くなっ
ている。また、ベース層１２の濃度が従来例におけるベ
ース層１１２の濃度よりも高くなっている。それ以外の
構造に関しては図１５に示される従来のＢｉＣＭＯＳと
同様である。
【００３２】すなわち、ｐ型半導体基板１の主表面にお
ける素子分離領域には、選択的に分離酸化膜６が形成さ
れる。ｐ型半導体基板１の主表面における素子形成領域
には、バイポーラトランジスタ２と、ｎＭＯＳトランジ
スタ３と、ｐＭＯＳトランジスタ４とがそれぞれ形成さ
れる。バイポーラトランジスタ２は、ｎ型のコレクタ層
５ｂと、ｐ型のベース層１２と、ｎ型のエミッタ層１３
とを有する。また、ベース電極形成領域には外部ベース
層１１ａが形成される。また、コレクタ電極形成領域に
は、ｎ＋拡散層９ｃが形成される。
ける素子分離領域には、選択的に分離酸化膜６が形成さ
れる。ｐ型半導体基板１の主表面における素子形成領域
には、バイポーラトランジスタ２と、ｎＭＯＳトランジ
スタ３と、ｐＭＯＳトランジスタ４とがそれぞれ形成さ
れる。バイポーラトランジスタ２は、ｎ型のコレクタ層
５ｂと、ｐ型のベース層１２と、ｎ型のエミッタ層１３
とを有する。また、ベース電極形成領域には外部ベース
層１１ａが形成される。また、コレクタ電極形成領域に
は、ｎ＋拡散層９ｃが形成される。
【００３３】ｎＭＯＳトランジスタ３は、ｎ−拡散層９
ａと、ｎ＋拡散層９ｂと、ゲート電極７ｂとを有する。
ゲート電極７ｂは、ｎＭＯＳトランジスタ３のチャネル
領域１０上にゲート酸化膜８を介在して形成される。
ａと、ｎ＋拡散層９ｂと、ゲート電極７ｂとを有する。
ゲート電極７ｂは、ｎＭＯＳトランジスタ３のチャネル
領域１０上にゲート酸化膜８を介在して形成される。
【００３４】ｐＭＯＳトランジスタ４は、ｐ＋拡散層１
１と、ゲート電極７ａとを有する。ゲート電極７ａは、
ｐＭＯＳトランジスタ４のチャネル領域上にゲート酸化
膜８を介在して形成される。上記のゲート電極７ａ，７
ｂの側壁には、シリコン酸化膜などからなるサイドウォ
ール絶縁層１６が形成される。
１と、ゲート電極７ａとを有する。ゲート電極７ａは、
ｐＭＯＳトランジスタ４のチャネル領域上にゲート酸化
膜８を介在して形成される。上記のゲート電極７ａ，７
ｂの側壁には、シリコン酸化膜などからなるサイドウォ
ール絶縁層１６が形成される。
【００３５】上記のバイポーラトランジスタ２，ｎＭＯ
Ｓトランジスタ３およびｐＭＯＳトランジスタ４を覆う
ように、ｐ型半導体基板１の主表面上に、シリコン酸化
膜などからなる層間絶縁層１４が形成される。この層間
絶縁層１４には、所定位置にコンタクトホールが形成さ
れ、このコンタクトホール内に金属配線１５ａ，１５
ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇがそれぞ
れ形成される。この金属配線１５ａ〜１５ｇは、好まし
くは、Ａｌを含む材質からなる。
Ｓトランジスタ３およびｐＭＯＳトランジスタ４を覆う
ように、ｐ型半導体基板１の主表面上に、シリコン酸化
膜などからなる層間絶縁層１４が形成される。この層間
絶縁層１４には、所定位置にコンタクトホールが形成さ
れ、このコンタクトホール内に金属配線１５ａ，１５
ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇがそれぞ
れ形成される。この金属配線１５ａ〜１５ｇは、好まし
くは、Ａｌを含む材質からなる。
【００３６】次に、図２を用いて、本実施例におけるＢ
ｉＣＭＯＳの特徴部分についてより詳しく説明する。図
２は、図１におけるバイポーラトランジスタ部分を拡大
した部分断面図である。
ｉＣＭＯＳの特徴部分についてより詳しく説明する。図
２は、図１におけるバイポーラトランジスタ部分を拡大
した部分断面図である。
【００３７】図２を参照して、エミッタ層１３直下にお
けるベース層１２の拡散深さＤ１は、従来例におけるベ
ース層１１２の拡散深さＤよりも小さくなっている。よ
り具体的には、この拡散深さＤ１は、０．３μｍ以下と
なっている。さらに好ましくは、この拡散深さＤ１は、
０．２５μｍ〜０．１８μｍ以下である。それにより、
バイポーラトランジスタの動作速度を高速化することが
可能となる。
けるベース層１２の拡散深さＤ１は、従来例におけるベ
ース層１１２の拡散深さＤよりも小さくなっている。よ
り具体的には、この拡散深さＤ１は、０．３μｍ以下と
なっている。さらに好ましくは、この拡散深さＤ１は、
０．２５μｍ〜０．１８μｍ以下である。それにより、
バイポーラトランジスタの動作速度を高速化することが
可能となる。
【００３８】図３は、図２におけるＩＩＩ−ＩＩＩ線に
沿う濃度分布を示す図である。図３を参照して、ベース
層１２の濃度は、好ましくは、１０18ｃｍ-3程度であ
り、コレクタ層５ｂの濃度は、１０16〜１０17ｃｍ-3程
度である。このような濃度分布のコレクタ層５ｂを有す
るバイポーラトランジスタは、前述のように、コレクタ
抵抗が高くなるので飽和しやすくなる。しかし、従来例
において説明したｎ＋埋込層１２２を形成していないの
で、製造コストは小さく抑えられる。このようにコレク
タ抵抗の高いバイポーラトランジスタは、小振幅動作を
行なう回路内において使用可能である。より具体的に
は、ＳＲＡＭ（Static Random Access Memory ）のセン
スアンプ内における差動回路に、本実施例におけるバイ
ポーラトランジスタを使用可能である。
沿う濃度分布を示す図である。図３を参照して、ベース
層１２の濃度は、好ましくは、１０18ｃｍ-3程度であ
り、コレクタ層５ｂの濃度は、１０16〜１０17ｃｍ-3程
度である。このような濃度分布のコレクタ層５ｂを有す
るバイポーラトランジスタは、前述のように、コレクタ
抵抗が高くなるので飽和しやすくなる。しかし、従来例
において説明したｎ＋埋込層１２２を形成していないの
で、製造コストは小さく抑えられる。このようにコレク
タ抵抗の高いバイポーラトランジスタは、小振幅動作を
行なう回路内において使用可能である。より具体的に
は、ＳＲＡＭ（Static Random Access Memory ）のセン
スアンプ内における差動回路に、本実施例におけるバイ
ポーラトランジスタを使用可能である。
【００３９】ここで、まず、図１２を用いて、差動回路
の構成および動作について説明する。図１２は、差動回
路の一例を示す等価回路図である。図１２を参照して、
１対のｎｐｎトランジスタＱ１，Ｑ２がエミッタを共通
にして接続されている。このエミッタは定電流回路
（０．５ｍＡ）２１に接続されている。ｎｐｎバイポー
ラトランジスタＱ１，Ｑ２のコレクタは、それぞれ抵抗
Ｒ１，Ｒ２（Ｒ１＝Ｒ２＝６００Ω）を介して電源Ｖｃ
ｃに接続されている。ｎｐｎバイポーラトランジスタＱ
１のベースには、入力端子Ｖｉｎ１が接続される。ま
た、ｎｐｎバイポーラトランジスタＱ２のベースには、
入力端子Ｖｉｎ２が接続される。また、ｎｐｎバイポー
ラトランジスタＱ１，Ｑ２のコレクタには、出力端子Ｖ
ｏｕｔ１，Ｖｏｕｔ２がそれぞれ接続される。出力端子
Ｖｏｕｔ１，Ｖｏｕｔ２は、キャパシタＣ１，Ｃ２（Ｃ
１＝Ｃ２＝０．５ｐＦ）を介して接地される。
の構成および動作について説明する。図１２は、差動回
路の一例を示す等価回路図である。図１２を参照して、
１対のｎｐｎトランジスタＱ１，Ｑ２がエミッタを共通
にして接続されている。このエミッタは定電流回路
（０．５ｍＡ）２１に接続されている。ｎｐｎバイポー
ラトランジスタＱ１，Ｑ２のコレクタは、それぞれ抵抗
Ｒ１，Ｒ２（Ｒ１＝Ｒ２＝６００Ω）を介して電源Ｖｃ
ｃに接続されている。ｎｐｎバイポーラトランジスタＱ
１のベースには、入力端子Ｖｉｎ１が接続される。ま
た、ｎｐｎバイポーラトランジスタＱ２のベースには、
入力端子Ｖｉｎ２が接続される。また、ｎｐｎバイポー
ラトランジスタＱ１，Ｑ２のコレクタには、出力端子Ｖ
ｏｕｔ１，Ｖｏｕｔ２がそれぞれ接続される。出力端子
Ｖｏｕｔ１，Ｖｏｕｔ２は、キャパシタＣ１，Ｃ２（Ｃ
１＝Ｃ２＝０．５ｐＦ）を介して接地される。
【００４０】そして、入力端子Ｖｉｎ１に印加される電
圧が入力端子Ｖｉｎ２に印加される電圧よりも高い場合
には、バイポーラトランジスタＱ１に電流が流れる。そ
れにより、出力端子Ｖｏｕｔ１の電位が出力端子Ｖｏｕ
ｔ２の電位よりも低くなる。また、入力端子Ｖｉｎ１に
印加される電圧が入力端子Ｖｉｎ２に印加される電圧よ
り低い場合には、出力端子Ｖｏｕｔ１の電位が出力端子
Ｖｏｕｔ２の電位よりも高くなる。
圧が入力端子Ｖｉｎ２に印加される電圧よりも高い場合
には、バイポーラトランジスタＱ１に電流が流れる。そ
れにより、出力端子Ｖｏｕｔ１の電位が出力端子Ｖｏｕ
ｔ２の電位よりも低くなる。また、入力端子Ｖｉｎ１に
印加される電圧が入力端子Ｖｉｎ２に印加される電圧よ
り低い場合には、出力端子Ｖｏｕｔ１の電位が出力端子
Ｖｏｕｔ２の電位よりも高くなる。
【００４１】次に、図１３および図１４を用いて、上述
の差動回路の遅延時間τのベース層充電時間τB への依
存性，ベース層充電時間τB のベース層拡散深さＤ１へ
の依存性について説明する。図１３は、ベース層充電時
間τB とベース層拡散深さＤ１との関係を示す図であ
る。図１４は、遅延時間τとベース層充電時間τB との
関係を示す図である。
の差動回路の遅延時間τのベース層充電時間τB への依
存性，ベース層充電時間τB のベース層拡散深さＤ１へ
の依存性について説明する。図１３は、ベース層充電時
間τB とベース層拡散深さＤ１との関係を示す図であ
る。図１４は、遅延時間τとベース層充電時間τB との
関係を示す図である。
【００４２】図１３を参照して、たとえば従来例のよう
にベース層１１２の拡散深さＤ１が０．３５μｍの場合
には、ベース層充電時間τB は８４ｐｓとなる。このと
き、遅延時間τは、図１４に示されるように、１１６４
ｐｓとかなり大きな値となってしまう。それに対し、ベ
ース層拡散深さＤ１をたとえば０．３μｍと小さくする
ことによって、遅延時間τは、１０００ｐｓと短縮され
る。
にベース層１１２の拡散深さＤ１が０．３５μｍの場合
には、ベース層充電時間τB は８４ｐｓとなる。このと
き、遅延時間τは、図１４に示されるように、１１６４
ｐｓとかなり大きな値となってしまう。それに対し、ベ
ース層拡散深さＤ１をたとえば０．３μｍと小さくする
ことによって、遅延時間τは、１０００ｐｓと短縮され
る。
【００４３】最小ゲート長が０．８μｍ以下のＭＯＳト
ランジスタに対し、ＳＲＡＭのセンスアンプにｎｐｎ型
バイポーラトランジスタを用いてメリットを出すには、
図１２に示される差動回路の遅延時間τが１０００ｐｓ
以下であることが好ましい。それは、最小ゲート長０．
８μｍのＭＯＳトランジスタを有する２５６ＫＳＲＡＭ
において、差動回路の遅延時間が１０００ｐｓだからで
ある。これは、上述のように、ベース層拡散深さＤ１を
０．３μｍ以下とすることによって実現される。さらに
好ましくは、この遅延時間τは８００〜６００ｐｓ以下
にすることが好ましい。これは、ベース層１２の拡散深
さＤ１を０．２５〜０．１８μｍ以下とすることによっ
て実現される。
ランジスタに対し、ＳＲＡＭのセンスアンプにｎｐｎ型
バイポーラトランジスタを用いてメリットを出すには、
図１２に示される差動回路の遅延時間τが１０００ｐｓ
以下であることが好ましい。それは、最小ゲート長０．
８μｍのＭＯＳトランジスタを有する２５６ＫＳＲＡＭ
において、差動回路の遅延時間が１０００ｐｓだからで
ある。これは、上述のように、ベース層拡散深さＤ１を
０．３μｍ以下とすることによって実現される。さらに
好ましくは、この遅延時間τは８００〜６００ｐｓ以下
にすることが好ましい。これは、ベース層１２の拡散深
さＤ１を０．２５〜０．１８μｍ以下とすることによっ
て実現される。
【００４４】次に、図４〜図９を用いて、本実施例にお
けるＢｉＣＭＯＳの製造方法について説明する。図４〜
図９は、本実施例におけるＢｉＣＭＯＳの製造工程の第
１工程〜第６工程を示す断面図である。
けるＢｉＣＭＯＳの製造方法について説明する。図４〜
図９は、本実施例におけるＢｉＣＭＯＳの製造工程の第
１工程〜第６工程を示す断面図である。
【００４５】まず図４を参照して、従来例と同様の方法
で、ｐ型半導体基板１の主表面に、ｎウェル領域５ａ，
ｎ型のコレクタ層５ｂ，分離酸化膜６およびゲート酸化
膜８を形成する。このとき、プロセス簡略化のため、ｎ
ウェル領域５ａとコレクタ層５ｂとを同時に形成する。
ｎウェル領域５ａには、ｐＭＯＳトランジスタが後の工
程で形成される。そのため、その濃度をあまり高くする
ことはできない。それは、ｐＭＯＳトランジスタのソー
ス／ドレイン領域となるｐ＋拡散層（濃度は５×１０19
〜５×１０20ｃｍ-3）が形成しにくくなるからである。
したがって、このｎウェル領域５ａとコレクタ層５ｂと
の濃度は、５×１０18ｃｍ-3以下でなければならない。
好ましくは、これらの領域に含まれるｎ型の不純物濃度
は、１０ 18ｃｍ-3以下である。それにより、ｐ＋拡散層
の濃度がｎウェル領域５ａの濃度の１０倍以上となるの
で、ｐ＋拡散層の濃度がｎウェル領域５ａの影響を受け
ない。
で、ｐ型半導体基板１の主表面に、ｎウェル領域５ａ，
ｎ型のコレクタ層５ｂ，分離酸化膜６およびゲート酸化
膜８を形成する。このとき、プロセス簡略化のため、ｎ
ウェル領域５ａとコレクタ層５ｂとを同時に形成する。
ｎウェル領域５ａには、ｐＭＯＳトランジスタが後の工
程で形成される。そのため、その濃度をあまり高くする
ことはできない。それは、ｐＭＯＳトランジスタのソー
ス／ドレイン領域となるｐ＋拡散層（濃度は５×１０19
〜５×１０20ｃｍ-3）が形成しにくくなるからである。
したがって、このｎウェル領域５ａとコレクタ層５ｂと
の濃度は、５×１０18ｃｍ-3以下でなければならない。
好ましくは、これらの領域に含まれるｎ型の不純物濃度
は、１０ 18ｃｍ-3以下である。それにより、ｐ＋拡散層
の濃度がｎウェル領域５ａの濃度の１０倍以上となるの
で、ｐ＋拡散層の濃度がｎウェル領域５ａの影響を受け
ない。
【００４６】次に、図５を参照して、ｎＭＯＳトランジ
スタ形成領域を露出させるレジストパターン１８をｐ型
半導体基板１の主表面上に形成する。このレジストパタ
ーン１８をマスクとして用いて、ボロン（Ｂ）などのｐ
型不純物を、ｐ型半導体基板１の主表面に注入する。注
入条件は、５０ｋｅＶ，６×１０12ｃｍ-2程度である。
それにより、１０16ｃｍ-3程度の濃度で拡散深さＤ２の
チャネル領域１０が形成される。
スタ形成領域を露出させるレジストパターン１８をｐ型
半導体基板１の主表面上に形成する。このレジストパタ
ーン１８をマスクとして用いて、ボロン（Ｂ）などのｐ
型不純物を、ｐ型半導体基板１の主表面に注入する。注
入条件は、５０ｋｅＶ，６×１０12ｃｍ-2程度である。
それにより、１０16ｃｍ-3程度の濃度で拡散深さＤ２の
チャネル領域１０が形成される。
【００４７】次に、図６を参照して、上記のレジストパ
ターン１８を除去した後、ＣＶＤ法などを用いて、ｐ型
半導体基板１の主表面上全面に多結晶シリコン層を形成
する。この多結晶シリコン層をパターニングすることに
よって、ゲート電極７ａ，７ｂを形成する。このとき、
ゲート電極７ａ，７ｂのゲート長Ｌは、０．８μｍ以下
であることが好ましい。
ターン１８を除去した後、ＣＶＤ法などを用いて、ｐ型
半導体基板１の主表面上全面に多結晶シリコン層を形成
する。この多結晶シリコン層をパターニングすることに
よって、ゲート電極７ａ，７ｂを形成する。このとき、
ゲート電極７ａ，７ｂのゲート長Ｌは、０．８μｍ以下
であることが好ましい。
【００４８】次に、図７を参照して、従来例と同様の方
法で、ｎ−拡散層９ａを形成した後、ゲート電極７ａ，
７ｂの側壁に、シリコン酸化膜などからなるサイドウォ
ール絶縁層１６を形成する。次に、ｎＭＯＳトランジス
タ形成領域，コレクタ電極形成領域およびエミッタ層形
成領域を露出するようにレジストパターン１８ａを形成
する。そして、このレジストパターン１８ａをマスクと
して用いて、砒素（Ａｓ）などのｎ型不純物をｐ型半導
体基板１の主表面に注入する。注入条件は、２０ｋｅ
Ｖ，１０15〜１０16ｃｍ-2程度である。それにより、ｎ
ＭＯＳトランジスタのソース／ドレイン領域となるｎ＋
拡散層９ｂと、コレクタ電極形成領域におけるｎ＋拡散
層９ｃと、エミッタ層１３とが同時に形成される。な
お、これらの領域の濃度は、好ましくは、１０19ｃｍ-3
程度以上である。
法で、ｎ−拡散層９ａを形成した後、ゲート電極７ａ，
７ｂの側壁に、シリコン酸化膜などからなるサイドウォ
ール絶縁層１６を形成する。次に、ｎＭＯＳトランジス
タ形成領域，コレクタ電極形成領域およびエミッタ層形
成領域を露出するようにレジストパターン１８ａを形成
する。そして、このレジストパターン１８ａをマスクと
して用いて、砒素（Ａｓ）などのｎ型不純物をｐ型半導
体基板１の主表面に注入する。注入条件は、２０ｋｅ
Ｖ，１０15〜１０16ｃｍ-2程度である。それにより、ｎ
ＭＯＳトランジスタのソース／ドレイン領域となるｎ＋
拡散層９ｂと、コレクタ電極形成領域におけるｎ＋拡散
層９ｃと、エミッタ層１３とが同時に形成される。な
お、これらの領域の濃度は、好ましくは、１０19ｃｍ-3
程度以上である。
【００４９】次に、図８を参照して、ｐＭＯＳトランジ
スタ形成領域と、コレクタ層５ｂの一部表面とを露出さ
せるように、レジストパターン１８ｂを形成する。この
レジストパターン１８ｂをマスクとして用いて、ボロン
（Ｂ）などのｐ型不純物を、ｐ型半導体基板１の主表面
に注入する。それにより、ｐＭＯＳトランジスタのソー
ス／ドレイン領域となるｐ＋拡散層１１と、ベース電極
が形成される領域に外部ベース層１１ａとが同時に形成
される。
スタ形成領域と、コレクタ層５ｂの一部表面とを露出さ
せるように、レジストパターン１８ｂを形成する。この
レジストパターン１８ｂをマスクとして用いて、ボロン
（Ｂ）などのｐ型不純物を、ｐ型半導体基板１の主表面
に注入する。それにより、ｐＭＯＳトランジスタのソー
ス／ドレイン領域となるｐ＋拡散層１１と、ベース電極
が形成される領域に外部ベース層１１ａとが同時に形成
される。
【００５０】次に、図９を参照して、ｐ型半導体基板１
の主表面全面に、ボロン（Ｂ），ＢＦ2 などのｐ型の不
純物を注入する。注入条件は、１５ｋｅＶ，２×１０14
ｃｍ -2程度である。それにより、１０18ｃｍ-3程度の濃
度のベース層１２を形成する。このとき、ｎＭＯＳトラ
ンジスタのソース／ドレイン領域となるｎ＋拡散層９ｂ
内にも、ベース層１２形成のための上記のｐ型の不純物
が導入される。しかし、ｎ＋拡散層９ｂの濃度は、ベー
ス層１２の濃度１０倍程度以上はあるので、ｎＭＯＳト
ランジスタの性能上問題はない。また、このベース層１
２の形成工程が、従来例に比べて１工程増えるが、ベー
ス層１２の形成のためのｐ型の不純物は、レジストパタ
ーンなどのマスクを形成することなく半導体基板１の主
表面全面に導入されるので、製造コストもあまり増大し
ない。
の主表面全面に、ボロン（Ｂ），ＢＦ2 などのｐ型の不
純物を注入する。注入条件は、１５ｋｅＶ，２×１０14
ｃｍ -2程度である。それにより、１０18ｃｍ-3程度の濃
度のベース層１２を形成する。このとき、ｎＭＯＳトラ
ンジスタのソース／ドレイン領域となるｎ＋拡散層９ｂ
内にも、ベース層１２形成のための上記のｐ型の不純物
が導入される。しかし、ｎ＋拡散層９ｂの濃度は、ベー
ス層１２の濃度１０倍程度以上はあるので、ｎＭＯＳト
ランジスタの性能上問題はない。また、このベース層１
２の形成工程が、従来例に比べて１工程増えるが、ベー
ス層１２の形成のためのｐ型の不純物は、レジストパタ
ーンなどのマスクを形成することなく半導体基板１の主
表面全面に導入されるので、製造コストもあまり増大し
ない。
【００５１】上述のように、ベース層１２の形成に際し
て、ｐ型の不純物の注入エネルギを従来例に比べて小さ
く設定できるので、ベース層１２の拡散深さを小さく抑
えることが可能となる。また、ゲート電極７ａ，７ｂの
形成や、サイドウォール絶縁層１６の形成あるいはｎ＋
拡散層９ｂなどの形成の後にベース層１２が形成される
ので、それらの形成に必要な熱処理が、ベース層１２に
加わらない。それにより、ベース層１２の拡散深さを小
さく抑えることが可能となる。
て、ｐ型の不純物の注入エネルギを従来例に比べて小さ
く設定できるので、ベース層１２の拡散深さを小さく抑
えることが可能となる。また、ゲート電極７ａ，７ｂの
形成や、サイドウォール絶縁層１６の形成あるいはｎ＋
拡散層９ｂなどの形成の後にベース層１２が形成される
ので、それらの形成に必要な熱処理が、ベース層１２に
加わらない。それにより、ベース層１２の拡散深さを小
さく抑えることが可能となる。
【００５２】具体的には、上述の条件でベース層１２を
形成し、その後、８５０℃２０分の熱処理が加わった場
合、ベース層１２の拡散深さＤ１は０．１５μｍとな
る。この場合には、図１３および図１４に示されるよう
に、遅延時間τは５５０ｐｓとなる。すなわち、従来よ
りも極めて高速のデバイスが得られることとなる。
形成し、その後、８５０℃２０分の熱処理が加わった場
合、ベース層１２の拡散深さＤ１は０．１５μｍとな
る。この場合には、図１３および図１４に示されるよう
に、遅延時間τは５５０ｐｓとなる。すなわち、従来よ
りも極めて高速のデバイスが得られることとなる。
【００５３】さらに、ベース層１２の形成を、他の工程
と兼ねることなく独立して行なっているので、ＭＯＳト
ランジスタの微細化に対応してバイポーラトランジスタ
の微細化（ベース層１２の拡散深さＤ１の縮小）をも行
なうことが可能となる。
と兼ねることなく独立して行なっているので、ＭＯＳト
ランジスタの微細化に対応してバイポーラトランジスタ
の微細化（ベース層１２の拡散深さＤ１の縮小）をも行
なうことが可能となる。
【００５４】以上のようにしてベース層１２を形成した
後は、従来例と同様の方法で、層間絶縁層１４および金
属配線１５ａ〜１５ｇを形成する。以上の工程を経て図
１に示されるＢｉＣＭＯＳが形成される。
後は、従来例と同様の方法で、層間絶縁層１４および金
属配線１５ａ〜１５ｇを形成する。以上の工程を経て図
１に示されるＢｉＣＭＯＳが形成される。
【００５５】次に、図１０および図１１を用いて、バイ
ポーラトランジスタの構造の変形例について説明する。
図１０は、バイポーラトランジスタの第１の変形例を示
す断面図である。図１１は、バイポーラトランジスタの
第２の変形例を示す断面図である。
ポーラトランジスタの構造の変形例について説明する。
図１０は、バイポーラトランジスタの第１の変形例を示
す断面図である。図１１は、バイポーラトランジスタの
第２の変形例を示す断面図である。
【００５６】上述の実施例においては、エミッタ電極１
５ｇは金属のみによって構成されていた。しかし、図１
０に示されるように、エミッタ電極２０を多結晶シリコ
ンあるいはＷＳｉ／多結晶シリコンの２層構造によって
構成してもよい。この場合には、ＳＲＡＭのメモリセル
内の配線層と同時に形成することによって製造工程は増
加しない。また、この場合には、層間絶縁層１４にエミ
ッタ電極２０形成のためのコンタクトホール１９を形成
した後に、ベース層１２の表面に砒素（Ａｓ）などのｎ
型の不純物を注入することによってエミッタ層１３を形
成してもよい。また、多結晶シリコン層２０の形成の際
に、この多結晶シリコン層２０にｎ型の不純物を予め導
入し、この不純物をｐ型半導体基板１の主表面に拡散さ
せることによってエミッタ層１３を形成してもよい。
５ｇは金属のみによって構成されていた。しかし、図１
０に示されるように、エミッタ電極２０を多結晶シリコ
ンあるいはＷＳｉ／多結晶シリコンの２層構造によって
構成してもよい。この場合には、ＳＲＡＭのメモリセル
内の配線層と同時に形成することによって製造工程は増
加しない。また、この場合には、層間絶縁層１４にエミ
ッタ電極２０形成のためのコンタクトホール１９を形成
した後に、ベース層１２の表面に砒素（Ａｓ）などのｎ
型の不純物を注入することによってエミッタ層１３を形
成してもよい。また、多結晶シリコン層２０の形成の際
に、この多結晶シリコン層２０にｎ型の不純物を予め導
入し、この不純物をｐ型半導体基板１の主表面に拡散さ
せることによってエミッタ層１３を形成してもよい。
【００５７】次に、図１１を参照して、層間絶縁層１４
を形成した後に、真正ベース層１２ａを形成することも
可能である。これは、エミッタ電極となる多結晶シリコ
ン層２０を形成するに際して、層間絶縁層１４にコンタ
クトホール１９を形成した後、このコンタクトホール１
９を通してｐ型半導体基板１の主表面にｐ型の不純物を
注入することによって形成される。それにより、真正ベ
ース層１２ａには、層間絶縁層１４の形成に必要な熱処
理が加わらないことになる。それにより、上述の実施例
の場合よりもさらにベース層１２ａの拡散深さを小さく
抑えることが可能となる。なお、このとき、この真正ベ
ース層１２ａの周囲のベース層１２は、真正ベース層１
２ａと外部ベース層１１ａとを接続するリンクベース層
として機能する。
を形成した後に、真正ベース層１２ａを形成することも
可能である。これは、エミッタ電極となる多結晶シリコ
ン層２０を形成するに際して、層間絶縁層１４にコンタ
クトホール１９を形成した後、このコンタクトホール１
９を通してｐ型半導体基板１の主表面にｐ型の不純物を
注入することによって形成される。それにより、真正ベ
ース層１２ａには、層間絶縁層１４の形成に必要な熱処
理が加わらないことになる。それにより、上述の実施例
の場合よりもさらにベース層１２ａの拡散深さを小さく
抑えることが可能となる。なお、このとき、この真正ベ
ース層１２ａの周囲のベース層１２は、真正ベース層１
２ａと外部ベース層１１ａとを接続するリンクベース層
として機能する。
【００５８】なお、ｎウェル領域５ａおよびコレクタ層
５ｂの形成は、リン（Ｐ）の熱拡散によって行なっても
よい。また、ｎウェル領域５ａおよびコレクタ層５ｂ
は、高エネルギ注入を用いたレトログレードウェル構造
を有するものであってもよい。さらに、ｎＭＯＳトラン
ジスタ形成領域にｐウェル領域を形成してもよい。この
とき、このｐウェル領域はボロン（Ｂ）の熱拡散によっ
て形成されたウェルでもよく、高エネルギ注入などを用
いたレトログレードウェルであってもよい。
５ｂの形成は、リン（Ｐ）の熱拡散によって行なっても
よい。また、ｎウェル領域５ａおよびコレクタ層５ｂ
は、高エネルギ注入を用いたレトログレードウェル構造
を有するものであってもよい。さらに、ｎＭＯＳトラン
ジスタ形成領域にｐウェル領域を形成してもよい。この
とき、このｐウェル領域はボロン（Ｂ）の熱拡散によっ
て形成されたウェルでもよく、高エネルギ注入などを用
いたレトログレードウェルであってもよい。
【００５９】また、上述の実施例においては、ゲート電
極７ａ，７ｂは多結晶シリコン層の単層によって構成さ
れているが、ＷＳｉ／多結晶シリコンのような２層構造
を有するものであってもよい。さらに、ゲート酸化膜８
は、ｎＭＯＳトランジスタのチャネル領域形成前に形成
されているが、チャネル領域形成後に形成してもよい。
それにより、レジストなどによるゲート酸化膜８の汚染
を防止することが可能となる。さらに、ｎＭＯＳトラン
ジスタは、シングルドレイン構造を有するものであって
もよい。
極７ａ，７ｂは多結晶シリコン層の単層によって構成さ
れているが、ＷＳｉ／多結晶シリコンのような２層構造
を有するものであってもよい。さらに、ゲート酸化膜８
は、ｎＭＯＳトランジスタのチャネル領域形成前に形成
されているが、チャネル領域形成後に形成してもよい。
それにより、レジストなどによるゲート酸化膜８の汚染
を防止することが可能となる。さらに、ｎＭＯＳトラン
ジスタは、シングルドレイン構造を有するものであって
もよい。
【００６０】さらに、ｐＭＯＳトランジスタは、ＬＤＤ
構造を有するものであってもよい。この場合には、ｐ−
拡散層の形成とベース層１２の形成とを兼ねることが可
能となる。それにより、上述の実施例のようなボロン
（Ｂ）の全面注入の必要がなくなる。それにより、ｎＭ
ＯＳトランジスタのソース／ドレイン領域に、ベース層
１２形成のためのｐ型の不純物（ボロン）が注入されな
くなる。さらに、本発明に従うバイポーラトランジスタ
を有する半導体装置は、高抵抗負荷型メモリセルやＴＦ
Ｔ負荷型メモリセルなどを有するＳＲＡＭにも適用可能
である。さらに、金属配線１５ａ〜１５ｇは２層以上の
配線層構造を有するものであってもよい。
構造を有するものであってもよい。この場合には、ｐ−
拡散層の形成とベース層１２の形成とを兼ねることが可
能となる。それにより、上述の実施例のようなボロン
（Ｂ）の全面注入の必要がなくなる。それにより、ｎＭ
ＯＳトランジスタのソース／ドレイン領域に、ベース層
１２形成のためのｐ型の不純物（ボロン）が注入されな
くなる。さらに、本発明に従うバイポーラトランジスタ
を有する半導体装置は、高抵抗負荷型メモリセルやＴＦ
Ｔ負荷型メモリセルなどを有するＳＲＡＭにも適用可能
である。さらに、金属配線１５ａ〜１５ｇは２層以上の
配線層構造を有するものであってもよい。
【００６１】
【発明の効果】以上説明したように、この発明に従うバ
イポーラトランジスタを有する半導体装置によれば、コ
レクタ濃度が５×１０18ｃｍ-3以下と低くても、ベース
層の拡散深さを０．３μｍ以下と小さく抑えることによ
って、小振幅動作を行なう回路内で使用可能な充分高速
なバイポーラトランジスタを有する半導体装置が得られ
る。
イポーラトランジスタを有する半導体装置によれば、コ
レクタ濃度が５×１０18ｃｍ-3以下と低くても、ベース
層の拡散深さを０．３μｍ以下と小さく抑えることによ
って、小振幅動作を行なう回路内で使用可能な充分高速
なバイポーラトランジスタを有する半導体装置が得られ
る。
【００６２】この発明に従うバイポーラトランジスタを
有する半導体装置の製造方法によれば、ＭＯＳトランジ
スタの形成の後にベース層を形成することが可能とな
る。それにより、ベース層には、ＭＯＳトランジスタの
形成に必要な熱処理が加わらなくなる。それにより、ベ
ース層の拡散深さを小さく抑えることが可能となる。ま
た、従来例とは違って、ＭＯＳトランジスタのチャネル
領域の形成と、ベース層の形成とを別々の工程で行なっ
ている。それにより、ベース層形成のための不純物の注
入エネルギを小さく抑えることが可能となる。以上のこ
とより、ベース層の拡散深さが小さく抑えられたバイポ
ーラトランジスタを有する半導体装置が得られる。すな
わち、高速化されたバイポーラトランジスタを有する半
導体装置が得られることになる。
有する半導体装置の製造方法によれば、ＭＯＳトランジ
スタの形成の後にベース層を形成することが可能とな
る。それにより、ベース層には、ＭＯＳトランジスタの
形成に必要な熱処理が加わらなくなる。それにより、ベ
ース層の拡散深さを小さく抑えることが可能となる。ま
た、従来例とは違って、ＭＯＳトランジスタのチャネル
領域の形成と、ベース層の形成とを別々の工程で行なっ
ている。それにより、ベース層形成のための不純物の注
入エネルギを小さく抑えることが可能となる。以上のこ
とより、ベース層の拡散深さが小さく抑えられたバイポ
ーラトランジスタを有する半導体装置が得られる。すな
わち、高速化されたバイポーラトランジスタを有する半
導体装置が得られることになる。
【図１】 この発明に従う一実施例におけるＢｉＣＭＯ
Ｓを示す断面図である。
Ｓを示す断面図である。
【図２】 図１におけるバイポーラトランジスタの部分
拡大断面図である。
拡大断面図である。
【図３】 図２におけるＩＩＩ−ＩＩＩ線に沿う濃度分
布図である。
布図である。
【図４】 図１に示されるＢｉＣＭＯＳの製造工程の第
１工程を示す断面図である。
１工程を示す断面図である。
【図５】 図１に示されるＢｉＣＭＯＳの製造工程の第
２工程を示す断面図である。
２工程を示す断面図である。
【図６】 図１に示されるＢｉＣＭＯＳの製造工程の第
３工程を示す断面図である。
３工程を示す断面図である。
【図７】 図１に示されるＢｉＣＭＯＳの製造工程の第
４工程を示す断面図である。
４工程を示す断面図である。
【図８】 図１に示されるＢｉＣＭＯＳの製造工程の第
５工程を示す断面図である。
５工程を示す断面図である。
【図９】 図１に示されるＢｉＣＭＯＳの製造工程の第
６工程を示す断面図である。
６工程を示す断面図である。
【図１０】 バイポーラトランジスタの構造の第１の変
形例を示す断面図である。
形例を示す断面図である。
【図１１】 バイポーラトランジスタの構造の第２の変
形例を示す断面図である。
形例を示す断面図である。
【図１２】 差動回路の一例を示す等価回路図である。
【図１３】 ベース層充電時間τB とベース層拡散深さ
Ｄ１との関係を示す図である。
Ｄ１との関係を示す図である。
【図１４】 遅延時間τとベース層充電時間τB との関
係を示す図である。
係を示す図である。
【図１５】 従来のＢｉＣＭＯＳを示す断面図である。
【図１６】 図１５に示されるＢｉＣＭＯＳの製造工程
の第１工程を示す断面図である。
の第１工程を示す断面図である。
【図１７】 図１５に示されるＢｉＣＭＯＳの製造工程
の第２工程を示す断面図である。
の第２工程を示す断面図である。
【図１８】 図１５に示されるＢｉＣＭＯＳの製造工程
の第３工程を示す断面図である。
の第３工程を示す断面図である。
【図１９】 図１５に示されるＢｉＣＭＯＳの製造工程
の第４工程を示す断面図である。
の第４工程を示す断面図である。
【図２０】 図１５に示されるＢｉＣＭＯＳの製造工程
の第５工程を示す断面図である。
の第５工程を示す断面図である。
【図２１】 図１５に示されるＢｉＣＭＯＳの製造工程
の第６工程を示す断面図である。
の第６工程を示す断面図である。
【図２２】 図１５に示されるＢｉＣＭＯＳにおけるバ
イポーラトランジスタに、ｎ＋埋込層が形成された状態
を示す部分断面図である。
イポーラトランジスタに、ｎ＋埋込層が形成された状態
を示す部分断面図である。
【図２３】 図２２におけるＹ−Ｙ線に沿う濃度分布図
である。
である。
【図２４】 図１５におけるバイポーラトランジスタの
部分拡大断面図である。
部分拡大断面図である。
１，１０１ ｐ型半導体基板、２，１０２ バイポーラ
トランジスタ、３，１０３ ｎＭＯＳトランジスタ、
４，１０４ ｐＭＯＳトランジスタ、５ａ，１０５ａ
ｎウェル領域、５ｂ，１０５ｂ コレクタ層、６，１０
６ 分離酸化膜、７ａ，７ｂ，１０７ａ，１０７ｂ ゲ
ート電極、８，１０８ ゲート酸化膜、９ａ，１０９ａ
ｎ−拡散層、９ｂ，９ｃ，１０９ｂ，１０９ｃ ｎ＋
拡散層、１０，１１０ チャネル領域、１１，１１１
ｐ＋拡散層、１１ａ，１１１ａ 外部ベース層、１２，
１１２ ベース層、１３，１１３ エミッタ層。
トランジスタ、３，１０３ ｎＭＯＳトランジスタ、
４，１０４ ｐＭＯＳトランジスタ、５ａ，１０５ａ
ｎウェル領域、５ｂ，１０５ｂ コレクタ層、６，１０
６ 分離酸化膜、７ａ，７ｂ，１０７ａ，１０７ｂ ゲ
ート電極、８，１０８ ゲート酸化膜、９ａ，１０９ａ
ｎ−拡散層、９ｂ，９ｃ，１０９ｂ，１０９ｃ ｎ＋
拡散層、１０，１１０ チャネル領域、１１，１１１
ｐ＋拡散層、１１ａ，１１１ａ 外部ベース層、１２，
１１２ ベース層、１３，１１３ エミッタ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (5)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に形成された第２導電型のコレ
クタ層と、 前記コレクタ層の表面に形成された第１導電型のベース
層と、 前記ベース層の表面に形成された第２導電型のエミッタ
層と、 を備え、 前記ベース層直下に位置する前記コレクタ層に含まれる
第２導電型の不純物の濃度が５×１０18ｃｍ-3以下であ
り、前記エミッタ層直下に位置する前記ベース層の拡散
深さが０．３μｍ以下である、バイポーラトランジス
タ。 - 【請求項２】 前記バイポーラトランジスタは、センス
アンプ内に形成される、請求項１に記載のバイポーラト
ランジスタ。 - 【請求項３】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面の第１の領域に形成された第２
導電型のコレクタ層と、 前記コレクタ層の表面に形成された第１導電型のベース
層と、 前記ベース層の表面に形成された第２導電型のエミッタ
層と、 前記半導体基板の主表面の第２の領域内に形成されたＭ
ＯＳトランジスタと、 を備え、 前記ＭＯＳトランジスタの最小ゲート長は０．８μｍ以
下であり、前記ベース層直下に位置する前記コレクタ層
に含まれる第２導電型の不純物の濃度は５×１０18ｃｍ
-3以下であり、前記エミッタ層直下に位置する前記ベー
ス層の拡散深さは０．３μｍ以下である、バイポーラト
ランジスタを有する半導体装置。 - 【請求項４】 第１導電型の半導体基板の主表面の第１
の領域に第２導電型の不純物を導入することによってコ
レクタ層を形成する工程と、 前記半導体基板の主表面の第２の領域上にＭＯＳトラン
ジスタのゲート電極を形成する工程と、 前記第２の領域に選択的に第２導電型の不純物を導入す
ることによって前記ＭＯＳトランジスタのソース／ドレ
イン領域を形成する工程と、 前記ソース／ドレイン領域を形成した後に、前記コレク
タ層表面に第１導電型の不純物を選択的に導入すること
によってベース層を形成する工程と、 を備えたバイポーラトランジスタを有する半導体装置の
製造方法。 - 【請求項５】 前記ベース層の形成工程は、前記半導体
基板の主表面全面に第１導電型の不純物を注入すること
によって前記ベース層を形成する工程を含む、請求項４
に記載のバイポーラトランジスタを有する半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138513A JPH088268A (ja) | 1994-06-21 | 1994-06-21 | バイポーラトランジスタを有する半導体装置およびその製造方法 |
| KR1019950016548A KR960002806A (ko) | 1994-06-21 | 1995-06-20 | 바이폴라 트랜지스터를 가지는 반도체 장치 및 그 제조방법 |
| US08/870,267 US5751053A (en) | 1994-06-21 | 1997-06-09 | Semiconductor device having a bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138513A JPH088268A (ja) | 1994-06-21 | 1994-06-21 | バイポーラトランジスタを有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088268A true JPH088268A (ja) | 1996-01-12 |
Family
ID=15223910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138513A Pending JPH088268A (ja) | 1994-06-21 | 1994-06-21 | バイポーラトランジスタを有する半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751053A (ja) |
| JP (1) | JPH088268A (ja) |
| KR (1) | KR960002806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416769B1 (ko) * | 2000-12-29 | 2004-01-31 | 엘지전자 주식회사 | 마이크로웨이브 전기밥솥 |
| KR100431183B1 (ko) * | 2001-12-20 | 2004-05-12 | 삼성전기주식회사 | 바이폴라 트랜지스터와 그 제조방법 |
| JP2011228505A (ja) | 2010-04-20 | 2011-11-10 | Panasonic Corp | 半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388856A (ja) * | 1986-10-01 | 1988-04-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR890004420B1 (ko) * | 1986-11-04 | 1989-11-03 | 삼성반도체통신 주식회사 | 반도체 바이 씨 모오스장치의 제조방법 |
| JPH01194461A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2509690B2 (ja) * | 1989-02-20 | 1996-06-26 | 株式会社東芝 | 半導体装置 |
| DE69109919T2 (de) * | 1990-04-02 | 1996-01-04 | Nat Semiconductor Corp | BiCMOS-Bauelement mit engbenachbarten Kontakten und dessen Herstellungsverfahren. |
| AU3616593A (en) * | 1992-02-25 | 1993-09-13 | Microunity Systems Engineering, Inc. | Bipolar junction transistor exhibiting suppressed kirk effect |
-
1994
- 1994-06-21 JP JP6138513A patent/JPH088268A/ja active Pending
-
1995
- 1995-06-20 KR KR1019950016548A patent/KR960002806A/ko not_active Application Discontinuation
-
1997
- 1997-06-09 US US08/870,267 patent/US5751053A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
| US7271046B2 (en) | 2001-08-28 | 2007-09-18 | Sony Corporation | Method of making a semiconductor device in which a bipolar transistor and a metal silicide layer are formed on a substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002806A (ko) | 1996-01-26 |
| US5751053A (en) | 1998-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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