JP2523506B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置技術、さらには同一の半導体
基板内にてバイポーラ素子とMOS素子とが一緒に形成さ
れたバイポーラ−MOS型半導体集積回路装置に適用して
有効な技術に関するもので、たとえば、高速高集積のバ
イポーラ−CMOS型Ｓ−RAM（スタチック型RAM）に利用し
て有効な技術に関するものである。

［従来の技術］ 最近、たとえば日経マグロウヒル社刊行「日経エレク
トロニクス 1986年３月10日号（no.390）」199〜217頁
に記載されているように、同一の半導体基板内にバイポ
ーラ素子とCMOS（コンプリメンタリMOS）素子とを一緒
に形成することによって、低消費電力性と高速性を両立
させるようにしたバイポーラ−CMOS型のＳ−RAMが開発
されている。

第７図は、本発明者らによって検討されたバイポーラ
−CMOS型Ｓ−RAMのデバイス構造を部分的に示す。

同図に示すＳ−RAMはｐ−型シリコン半導体基板（ｐ
−sub）１を用いて構成されている。ｐ−型シリコン半
導体基板２には、ｐ型分離拡散層（ｐ−iso）２とｐ型
ウェル拡散層（ｐ−well）４を上下に重ねたｐ導電型半
導体領域と、ｎ＋型埋込層（ｎ−BL）３とｎ型ウェル拡
散層（ｎ−well）５を上下に重ねたｎ導電型半導体領域
とが形成されている。

ｐ導電型半導体領域では、ｎ＋型ドレイン拡散層9d、
ｎ＋型ソース拡散層9s、およびゲート電極11などによっ
て、ｎチャンネルMOSトランジスタMn1,Mn2が形成されて
いる。そして、このｎチャンネルMOSトランジスタMn1,M
n2を２つずつ用いてスタチック型の記憶回路ｍが構成さ
れている。すなわち、２つのMOSトランジスタMn1,Mn2の
各ソースを負側電源V_EE側に共通接続するとともに、各
ドレインをそれぞれ負荷抵抗R1,R2を介して正側電源V_CC
に接続する。さらに、両MOSトランジスタMn1とMn2のド
レインとゲートを交互に結線することによって、いわゆ
るセット・リセット型のフリップフロップ回路が構成さ
れている。この場合、上記負荷抵抗R1,R2の抵抗値は、
定常的に消費される電流を極力少なくするために、たと
えば数ギガΩといったような非常に高い値に設定されて
いる。このような記憶回路ｍが多数配列されて形成され
ることによって、Ｓ−RAMの記憶部（記憶マット）100が
形成されている。

一方、ｎ導電型半導体領域では、デコーダなどの周辺
回路部110を構成するためのバイポーラ・トランジスタQ
1およびｐチャンネルMOSトランジスタMp1などが形成さ
れている。

バイポーラ・トランジスタQ1は、ｎ＋型コレクタ集電
用拡散層（CN）６、ｐ型ベース拡散層７、およびｎ＋型
エミッタ拡散層８などによって形成される。Ｃはコレク
タ、Ｂはベース、Ｅはエミッタをそれぞれ示す。このバ
イポーラ・トランジスタQ1は、バイポーラ素子とMOS素
子とが複合化された、いわゆるバイポーラ−CMOS型論理
回路の出力段を構成するために使用される。

ｐチャンネルMOSトランジスタMp1は、ｐ＋型ドレイン
拡散層10d、ｐ＋型ソース拡散層10s、およびゲート電極
11などによって形成される。このｐチャンネルMOSトラ
ンジスタはMp1は、上記バイポーラ−CMOS型論理回路の
論理部および前段側を構成するために使用される。

第７図に部分的に示したバイポーラ−CMOS型のＳ−RA
Mは、その記憶部100を低消費電力性および高集積化適性
にすぐれたMOSトランジスタMn1,Mn2で構成する一方、そ
の周辺回路部100を駆動性にすぐれたバイポーラ−CMOS
型論理回路で構成することによって、低消費電力性と高
速性とが両立して達成されている。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点
のあることが本発明者によってあきらかとされた。

すなわち、たとえば第７図に部分的に示したＳ−RAM
にあって、その周辺回路部110のバイポーラ・トランジ
スタQ1が飽和動作したりすると、これによってｐ−型シ
リコン半導体基板１にキャリアが注入されることがあ
る。このキャリアの注入が生じると、その一部ｉが半導
体基板１中を迷送して記憶部100内に達し、その記憶部1
00内のｎチャンネルMOSトランジスタMn1のｎ＋型ドレイ
ン拡散層9dからリーク電流Irを引き出すように作用す
る。

あるいは別の見方をすると、同図中に破線を用いて示
すように、バイポーラ・トランジスタQ1の飽和動作など
によって、いずれかのｎ導電型領域における電位が相対
的に低下するようなことがあると、この電位が低下した
ｎ導電型領域をエミッタとし、基板１をベースとし、記
憶部100内のＨ（高レベル）状態となっているｎ＋型ド
レイン拡散層9dをコレクタとするような寄生npnバイポ
ーラ・トランジスタQs1,Qs2,Qs3が生じる。このような
寄生npnバイポーラ・トランジスタQs1,Qs2,Qs3が一つで
も生じるようなことがあると、これによって、Ｈ（高レ
ベル）状態となっているドレイン拡散層9dからリーク電
流Irが流れ出るようになってしまう。

ここで、上述したリーク電流Irが記憶回路ｍを構成す
るｎチャンネルMOSトランジスタMn1のドレインから流れ
出る場合は、その流れ出るリーク電流Irがたとえ僅かで
あっても、そのドレインのＨ（高レベル）状態をＬ（低
レベル）状態にまで引き下げるのに十分である。という
のは、そのドレインは、前述したように、たとえば数ギ
ガΩといったきわめて高い抵抗負荷R1,R2を介して正側
電源V_CCに接続されている。このため、そのドレイン
は、極くわずかなリーク電流Irでも容易にＨ（高レベ
ル）からＬ（低レベル）に引き下げられてしまう。この
結果、２つのｎチャンネルMOSトランジスタMn1,Mn2の各
ドレイン電位の高低によって保持されている記憶情報は
簡単に破壊されてしまう。

以上のように、たとえば第７図に示したＳ−RAMにあ
っては、基板１中を介して周辺回路部110から記憶部100
内に達する迷送キャリアによって、その記憶部100内の
記憶情報が部分的に破壊されることがある、という問題
点を有していることが本発明者らによってあきらかとさ
れた。

本発明の目的は、上述した迷送キャリアによる誤動作
を確実に防止できるようにする、という技術を提供する
ことにある。

本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板中を迷送するキャリアによって
誤動作あるいは情報破壊を受けやすい回路が形成されて
いる部分の半導体領域全体を側方と下方の２方向から分
離する分離領域を形成する、というものである。

［作用］ 上記した手段によれば、仮に基板中に迷送キャリアが
注入されるようなことがあっても、その迷送キャリアは
上記分離領域によって一定領域内への移動が制限され
る。これによって、たとえばMOSトランジスタを用いた
記憶部における情報破壊あるいは誤動作を確実に防止す
る、という目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。

なお、各図中、同一符号は同一あるいは相当部分を示
す。

第１図は、この発明による技術が適用された半導体集
積回路装置の要部における一実施例を示す。

同図に部分的に示す半導体集積回路装置は、基本的に
は第７図に示したものと同様のＳ−RAMであって、ｐ−
型シリコン半導体基板（ｐ−sub）１を用いて構成され
ている。

ｐ−型シリコン半導体基板１には、ｐ型分離拡散層
（ｐ−iso）２とｐ型ウェル拡散層（ｐ−well）４を上
下に重ねたｐ導電型半導体領域と、ｎ型埋込層（ｎ−B
L）３とｎ型ウェル拡散層（ｎ−well）５を上下に重ね
たｎ導電型半導体領域とが形成されている。

ｐ導電型半導体領域では、ｎ＋型ドレイン拡散層9d、
ｎ＋型ソース拡散層9s、およびゲート電極11などによっ
て、ｎチャンネルMOSトランジスタMn1,Mn2が形成されて
いる。そして、このｎチャンネルMOSトランジスタMn1,M
n2を２つずつ用いてスタチック型の記憶回路ｍが構成さ
れている。すなわち、２つのMOSトランジスタMn1,Mn2の
各ソースを負側電源V_EE側に共通接続するとともに、各
ドレインをそれぞれ負荷抵抗R1,R2を介して正側電源V_CC
に接続する。さらに、両MOSトランジスタMn1とMn2のド
レインとゲートを交互に結線することによって、いわゆ
るセット・リセット型のフリップフロップ回路が構成さ
れている。この場合、上記負荷抵抗R1,R2の抵抗値は、
定常的に消費される電流を極力少なくするために、たと
えば数ギガΩといったような非常に高い値に設定されて
いる。このような記憶回路ｍが多数配列されて形成され
ることによって、Ｓ−RAMの記憶部（記憶マット）100が
形成されている。

一方、ｎ導電型半導体領域では、デコーダなどの周辺
回路部110を構成するためのバイポーラ・トランジスタQ
1およびｐチャンネルMOSトランジスタMp1などが形成さ
れている。

バイポーラ・トランジスタQ1は、ｎ型コレクタ集電用
拡散層（CN）６、ｐ型ベース拡散層７、およびｎ＋型エ
ミッタ拡散層８などによって形成される。Ｃはコレク
タ、Ｂはベース、Ｅはエミッタをされざれ示す。このバ
イポーラ・トランジスタQ1は、バイポーラ素子とMOS素
子とが複合化された、いわゆるバイポーラ−CMOS型論理
回路の出力段を構成するために使用される。

ｐチャンネルMOSトランジスタMp1は、ｐ＋型ドレイン
拡散層10d、ｐ＋型ソース拡散層10s、およびゲート電極
11などによって形成される。このｐチャンネルMOSトラ
ンジスタはMp1は、上記バイポーラ−CMOS型論理回路の
論理部および前段側を構成するために使用される。

以上のようにして、記憶部100を低消費電力性および
高集積化適性にすぐれたMOSトランジスタMn1,Mn2で構成
する一方、その周辺回路部100を駆動性にすぐれたバイ
ポーラ−CMOS型論理回路で構成することによって、低消
費電力性と高速性とを両立させたバイポーラ−CMOS型の
Ｓ−RAMが構成されている。

ここで、第１図に示した実施例のＳ−RAMでは、上述
した構成に加えて、上記記憶回路ｍが形成された記憶部
100全体を下方および側方から３次元的に分離する分離
領域20が形成されている。この分離領域20は、互いに連
接して形成された第1,第２の２つの分離領域21,22から
なっている。第１の分離領域21は、上記記憶部100の底
を下方から塞ぐように形成されることにより、その記憶
部100を半導体基板１から電気的に分離する。第２の分
離領域22は、上記記憶部100の側方を取り囲むように形
成されることにより、その記憶部100を周辺回路部110か
ら電気的に分離する。さらに、実施例では、上記第１お
よび第２の分離領域21,22がそれぞれ、上記記憶部100の
半導体下地となっているｐ導電型半導体領域とは反対の
ｎ導電型の拡散層によって構成されている。そして、そ
の分離領域20（21,22）をなす拡散層は、正側電源V_CCに
接続されることにより定電位に保たれてるようになって
いる。

さて、以上のように構成されたＳ−RAMでは、たとえ
ばバイポーラ・トランジスタQ1の飽和動作などによって
基板１中にキャリアが注入され、この注入キャリアの一
部が基板１中を迷送して記憶部100内へ侵入しようとし
ても、上述した分離領域20によって、その侵入の経路が
側方および下方のいずれの方向からも遮断される。

あるいは見方を変えて、仮に、周辺回路部110のバイ
ポーラ・トランジスタQ1が飽和動作することなどによっ
て、基板１をベースとするような寄生バイポーラ・トラ
ンジスタQs1ができたとしても、その寄生バイポーラ・
トランジスタQs1のコレクタは、記憶部100内のｎ＋型ド
レイン拡散層9dではなく、その分離領域20に形成される
ようになる。

いずれの場合も、記憶回路ｍをなすMOSトランジスタM
n1,Mn1のドレイン拡散層9dからリーク電流Irを引き出す
ようなこと生じない。このようにして、MOSトランジス
タMn1,Mn2を用いた記憶部100における情報破壊あるいは
誤動作が確実に防止されるようになっている。

次に、上述した構造をもつ半導体集積回路装置の製造
方法の実施例について説明する。

第２図（ａ）〜（ｅ）は、この発明による半導体集積
回路装置製造方法の第１の実施例をその主要な工程順に
示す。

第２図において、（ａ）では、ｐ−型シリコン半導体
基板（ｐ−sub）１に対して、窒化膜（図示省略）のパ
ターンをマスクとして酸化することにより、シリコン段
差23を形成し、窒化膜を除去した後、ｎ導電性付与物質
である燐Ｐをイオン打込によってドープしている状態を
示す。シリコン段差23は、次工程以降のフォト・レジス
ト・パターンを分離領域23に対して合わせるときの目印
となるものである。これにより、ｎ型拡散層による前記
第１の分離領域21が形成される。

酸化膜12を全面的に除去した後、（ｂ）に示すよう
に、酸化膜12′と窒化膜13によるマスク・パターンを形
成する。

そして、（ｃ）に示すように、ｎ＋型埋込層３を選択
的に拡散・形成する。

次に、（ｄ）に示すように、部分酸化膜12をマスクと
してｐ型導電性付与物質であるホウ素Ｂをイオン打込む
ことによって、ｐ型分離拡散層３を選択的に形成する。

この後、（ｅ）に示すように、ｐ型ウェル拡散層（ｐ
−well）４およびｎ型ウェル拡散層（ｎ−well）５を形
成する。ｐ型ウエル拡散層４には、ｎ＋型ドレイン拡散
層9dおよびｎ＋型ソース拡散層9sなどによってｎチャン
ネルMOSトランジスタMn1が形成される。また、ｎ型ウェ
ル拡散層５には、ｐ型ベース拡散層７、ｎ＋型エミッタ
拡散層８およびコレクタ集電用のｎ＋型拡散層（CN）な
どによってnpnバイポーラ・トランジスタQ1が形成され
る。また、そのｎ型ウェル拡散層５には、ｐ＋型ドレイ
ン拡散層10dおよびｐ＋型ソース拡散層10sなどによって
ｐチャンネルMOSトランジスタMp1が形成される。14は多
結晶シリコンなどによる電極を示す。

ｎチャンネルMOSトランジスタのｐ型ウェル拡散層
は、コレクタ集電用拡散層（CN）およびｎ＋型埋込層
（NBL）をｎ型分離領域（Ｎ−iso）に連結させるように
形成することにより、他のｐ型領域から分離することが
できる。

以上のような工程により、ｎ型分離拡散層による前記
第１の分離領域21と、ｎ＋型埋込層３およびコレクタ集
電用ｎ＋型拡散層６による前記第２の分離領域22を有す
る第１図の半導体集積回路装置が形成される。

第３図（ａ）〜（ｅ）は、この発明による半導体集積
回路装置製造方法の第２の実施例をその主要な工程順に
示す。

第３図においては、（ａ）に示すように、ｐ−型シリ
コン半導体基板（ｐ−sub）１に、フォト・レジスト15
と窒化膜13をマスクとして、ｎ導電性付与物質である燐
Ｐをイオン打込によって選択的にドープする。これによ
り、ｎ型拡散層による第１の分離領域21が形成される。

この後、酸化して分離領域21の位置を示すシリコン段
差23を形成するが、これ以降（ｂ）〜（ｅ）は、第２図
（ｂ）〜（ｅ）と同様の工程が行われる。

この第３図（ａ）〜（ｅ）に示した製造方法によれ
ば、（ｃ）に示したように、埋込層（NBL）を形成する
ときに生じるシリコン段差24は、ｎ型分離領域（Ｎ−is
o）の位置を示すシリコン段差23よるｎ型分離領域（Ｎ
−iso）の沈下を補償する方向に形成される。

よって、ｎチャンネルMOSトランジスタMn1とバイポー
ラ・トランジスタQ1およびｐチャンネルMOSトランジス
タMp1との間の段差をそれぞれ小さくし、後続のフォト
・レジスト工程におけるゲート等の加工バラツキを低減
できる、という利点が得られる。

第４図（ａ）〜（ｆ）は、この発明による半導体集積
回路装置製造方法の第３の実施例をその主要な工程順に
示す。

第４図においては、（ａ）に示すように、ｐ−型シリ
コン半導体基板（ｐ−sub）１に、厚く形成した酸化膜1
2をフォト・レジスト工程により選択除去した後、同酸
化膜12をマスクとして、ｎ導電性付与物質である燐Ｐを
イオン打込によって選択的にドープする。これにより、
ｎ型拡散層による第１の分離領域21が形成される。

この後、（ｂ）に示すように、表面の酸化膜12を成長
させることを行う。すると、第１の分離領域21をなすｎ
型拡散層の半導体面が、酸化膜12の成長によって、その
周辺よりも下方へ後退する方向に分離領域21の位置を示
すシリコン段差23が形成される。そして、その次に、酸
化膜12を前面的に除去する。

これ以降（ｃ）〜（ｆ）は、第２図（ｂ）〜（ｅ）と
同様の工程が行われる。

第３図（ａ）〜（ｂ）に示した製造方法では、工程
（ｄ）において、埋込層（NBL）上の酸化膜をマスクと
してホウ素をドーピングし、ｐ型分離領域（ｐ−iso）
を埋込層（NBL）のパターンに対して自己整合で形成し
なければならない。このため、ｎ型分離領域（Ｎ−is
o）上の酸化膜厚は埋込層（NBL）上の酸化膜厚の半分以
下でなければならない。この結果、シリコン段差23は、
シリコン段差24の半分以下にしか形成できない。

しかし、第４図（ａ）〜（ｆ）に示した製造方法によ
れば、シリコン段差23の大きさは、シリコン段差24に関
係なく決定できる。

よって、第３図に示した実施例と同様に、ｎチャンネ
ルMOSトランジスタMn1とバイポーラ・トランジスタQ1お
よびｐチャンネルMOSトランジスタMp1との間の段差をそ
れぞれさらに小さくし、後続のフォト・レジスト工程に
おける加工バラツキを防ぐことができる、という利点が
得られる。

第５図（ａ）〜（ｆ）は、この発明による半導体集積
回路装置製造方法の第４の実施例をその主要な工程順に
示す。

第５図においては、（ａ）に示すように、ｐ−型シリ
コン半導体基板（ｐ−sub）１に、フォト・レジスト15
ト窒化膜13をマスクとして、ｎ導電性付与物質である燐
Ｐをイオン打込によって選択的にドープする。これによ
り、ｎ型拡散層による第１の分離領域21が形成される。

この後、（ｂ）に示すように、表面の酸化膜12を成長
させることを行う。すると、第１の分離領域21をなすｎ
型拡散層の半導体面が、酸化膜12の成長によって、その
周辺よりも下方へ後退する方向に分離領域21の位置を示
すシリコン段差23が形成される。

酸化膜を前面的に除去した後、（ｃ）〜（ｆ）では、
第２図（ｂ）〜（ｅ）と同様の工程が行われる。

第３図（ａ）〜（ｅ）に示した製造方法では、工程
（ｄ）において、埋込層（NBL）上の酸化膜をマスクと
してホウ素Ｂをドーピングすることにより、ｐ型分離領
域（ｐ−iso）領域を形成しなければならないため、ｎ
型分離領域（Ｎ−iso）上の酸化膜厚は、埋込層（NBL）
上の酸化膜厚の半分以下でなければならない。このた
め、シリコン段差23は、シリコン段差24の半分以下にし
か形成できない。

しかし、第５図に示した製造方法では、工程（ｂ）の
後に酸化膜12を前面的に除去するので、シリコン段差23
の大きさは、シリコン段差24と関係なく決めることがで
きる。

よって、ｎチャンネルMOSトランジスタMn1とバイポー
ラ・トランジスタQ1およびｐチャンネルMOSトランジス
タMp1との間のそれぞれの段差を小さくして、後続のフ
ォト・レジスト工程における加工バラツキを防げるよう
になる、という利点が得られる。

第６図（ａ）〜（ｃ）は、この発明による半導体集積
回路製造方法の第４の実施例をその主要な工程順に示
す。

第６図に示す製造方法では、先ず、（ａ）に示すよう
に、ｐ−型シリコン半導体基板１にｐ型分離拡散層２お
よびｎ＋型埋込層３をそれぞれ所定の領域に形成する。

次に、（ｂ）に示すように、フォト・レジスト15をマ
スクとして、ｎチャンネルMOSトランジスタMn1が形成さ
れるｐ型分離拡散層２だけにｎ導電性付与物質であるヒ
素Asを選択的にイオン打込する。

この後、（ｃ）に示すように、ｐ型分離拡散層２およ
びｎ＋型埋込層３を、その後にドープされたｐ型ウェル
拡散層（ｐ−well）４およびｎ型ウェル拡散層（ｎ−we
ll）５とともに、引き伸ばし拡散させると、ｐ型分離拡
散層２内にイオン打込されたヒ素Asの拡散係数が、その
ｐ型分離拡散層２の導電付与物質であるホウ素Ｂのそれ
よりも小さいことにより、そのｐ型分離拡散層２中に前
記第１の分離領域21をなすｎ型拡散領域が形成されるよ
うになる。

これにより、第６図に示した実施例では、工程数をそ
れほど増やさずに第１図に示した構造の半導体集積回路
装置を得ることができる。

以上、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、第２の
分離領域22を溝によって構成してもよい。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ−CMOS
型Ｓ−RAMに適用した場合について説明したが、それに
限定されるものではなく、たとえば、純MOS型のＳ−RAM
あるいはＳ−RAM以外の論理半導体集積回路装置などに
も適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、半導体基板中を迷送するキャリアによって
誤動作あるいは情報破壊を受けやすい回路が形成されて
いる部分の半導体領域全体を側方と下方の２方向から分
離する構成により、仮に基板中の迷送キャリアが注入さ
れるようなことがあっても、上記回路における情報破壊
あるいは誤動作を確実に防止することができるようにな
る、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による技術が適用された半導体集積回
路装置の要部における一実施例を示す一部誇張断面図、 第２図（ａ）〜（ｅ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第１実施例を工程順に示す
図、 第３図（ａ）〜（ｅ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第２実施例を工程順に示す
図、 第４図（ａ）〜（ｆ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第３実施例を工程順に示す
図、 第５図（ａ）〜（ｆ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第４実施例を工程順に示す
図、 第６図（ａ）〜（ｃ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第５実施例を工程順に示す
図、 第７図はこの発明に先立って検討された半導体集積回路
装置の部分断面図である。 １……ｐ−型シリコン半導体基板、２……ｐ型分離拡散
層（ｐ−iso）、３……ｎ＋型埋込層（ｎ−BL）、４…
…ｐ型ウェル拡散層（ｐ−well）、ｎ型ウェル拡散層
（ｎ−well）、６……ｎ＋型コレクタ集電用型拡散層
（CN）、20……記憶部100を周辺回路部110から３次元的
に分離する分離領域、21……第１の分離領域（ｎ型拡散
層）、22……第２の分離領域（ｎ型拡散層）、Mn1,Mn2
……記憶回路ｍを構成するｎチャンネルMOSトランジス
タ、Q1……周辺回路部100に形成されるバイポーラ・ト
ランジスタ、Mp1……周辺回路部110に形成されるｐチャ
ンネルMOSトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 修 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 鶴丸 哲哉 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 昭58−7860（ＪＰ，Ａ) 特開 昭58−225666（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基体に、第１導電型の
   第１ウエル及び前記第１導電型とは反対の導電型を示す
   第２導電型の第2,第３ウエルがそれぞれ形成され、前記
   第２ウエル内にバイポーラトランジスタが形成され、前
   記第１ウエル内にメモリセルを構成する第２導電型チャ
   ネルMOSトランジスタが形成され、前記第３ウエル内に
   第１導電型チャネルMOSトランジスタが形成されて成
   り、前記第１ウエルの底部にはその第１ウエルと同一導
   電型の第１導電分離層が形成され、前記第１導電分離層
   下において第２導電型の第１分離層が形成され、かつ前
   記第１分離層とで前記第１ウエルおよび前記第１導電分
   離層を取り囲むように、その第１分離層に接した第２導
   電型の第２分離層が形成されていることを特徴とする半
   導体装置。