KR0162516B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR0162516B1
KR0162516B1 KR1019940019934A KR19940019934A KR0162516B1 KR 0162516 B1 KR0162516 B1 KR 0162516B1 KR 1019940019934 A KR1019940019934 A KR 1019940019934A KR 19940019934 A KR19940019934 A KR 19940019934A KR 0162516 B1 KR0162516 B1 KR 0162516B1
Authority
KR
South Korea
Prior art keywords
lower electrode
bit line
capacitor
contact
storage node
Prior art date
Application number
KR1019940019934A
Other languages
English (en)
Other versions
KR950007120A (ko
Inventor
다까히사 에이모리
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR950007120A publication Critical patent/KR950007120A/ko
Application granted granted Critical
Publication of KR0162516B1 publication Critical patent/KR0162516B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 기억장치에서, 비트선(15)의 피치가 워드선(4)의 피치보다 크게 형성되고, 스토리지 노드 콘택트(17)가 비트선(15)과 워드선(4)에 의하여 둘러싸인 각 직사각형 영역에 위치한다.
인접하는 스토리지 노드 콘택트(17)의 중심들간의 거리와, 비트선 콘택트(16)와 인접하는 스토리지 노드 콘택트(17)의 중심간의 거리가 모두 워드선(4)의 피치보다 크게 형성된다.
이러한 구성으로 인하여, 단위 메모리셀당 평면 면적이 증가하게 되고, 스토리지 노드(11)와 스토리지 노드 콘택트(17)간의 겹쳐짐의 마진이 크게 되며, 비트선(15)과 스토리지 노드 콘택트(16)간의 쇼트가 방지되어, 수율이 높고 신뢰성이 있는 메모리셀의 구성이 실현된다.

Description

반도체 기억장치
제1a도는 본 발명의 제 1 실시예에 따른 반도체 기억장치의 평면 레이아웃도이며, 제1b도는 콘택트의 중심점들간의 거리를 나타내는 제1a도의 일부를 나타내는 도면.
제2도는 제1a도의 II-II 선에 따른 단면도.
제3도는 제1a도의 III-III 선에 따른 단면도.
제4도는 본 발명의 제2실시예에 따른 반도체 기억장치의 평면 레이아웃도.
제5도는 본 발명의 제3실시예에 따른 반도체 기억장치의 평면 레이아웃도.
제6도는 본 발명의 제4실시예에 따른 반도체 기억장치의 평면 레이아웃도.
제7a, 7b, 7c, 7d 도는 본 발명의 제5실시예에 따른 반도체 기억장치의 스토리지노드 측벽의 4개의 다른 예를 나타내는 사시도.
제8a, 8b, 8c, 8d도는 본 발명의 제6실시예에 따른 반도체 기억장치의 스토리지 노드 측벽의 4개의 다른 예를 나타내는 사시도.
제9도는 종래의 일반적인 스택형 메모리셀을 가지는 DRAM의 평면 레이아웃도.
제10도는 제9도의 X-X 선에 따른 단면도.
제11도는 제9도의 XI-XI 선에 따른 단면도.
제12도는 비트선이 스토리지 노드보다 낮게 형성된 스택형 메모리셀을 가지는 종래의 DRAM의 평면 레이아웃도.
제13도는 제12도의 XIII-XIII선에 따른 단면도.
제14도는 비트선이 스토리지 노드보다 낮게 형성된 메모리셀을 가지는 종래의 DRAM의 다른 예를 나타내는 평면 레이아웃도.
제15도는 워드선과 비트선의 피치의 비율이 2:3으로 설정되고 워드선과 비트선으로 둘러싸인 각 직사각형 영역에 하나의 스토리지 노드 콘택트가 위치하는 종래의 DRAM을 나타내는 평면 레이아웃도.
본 발명은 반도체 기억장치에 관한 것으로, 더욱 상세하게는 스택형 커패시터를 가지는 DRAM(Dynamic Random Access Memory)에 관한 것이다.
DRAM은 기억정보의 랜덤 (ramdom) 입/출력이 가능한 반도체 기억장치의 하나이다.
최근에는, 반도체기술, 특히 미세가공기술이 발달되었고, 그 결과 DRAM의 집적도와 기억용량이 크게 증가되었다.
DRAM의 집적도가 향상됨에 따라, 정보(전하)를 축적하는 커패시터의 면적이 감소하여, 그 결과 예를 들면, 축적된 기억내용의 잘못된 독출, 혹은 α선에 의한 기억내용의 파괴에 기인하는 소프트 에러(soft error)가 발생하게 되었다. 이러한 문제를 해결하고, 고집적화와 기억용량의 증가를 가능하게 하기 위한 방법으로서, 커패시터가 메모리셀 영역상에 적충되고, 커패시터의 하부전극이 반도체 기판상에 형성된 스위칭 트랜지스터의 일측 전극에 전기적으로 접속되어, 실질적으로 커패시터가 차지하는 면적이 증가하는, 스택형 커패시터를 포함하는 메모리셀이 제안되었다.
제9-11도는 종래의 전형적인 스택형 커패시터를 가지는 DRAM의 메모리셀을 나타낸다.
이 도면을 참조하면, 메모리셀은 하나의 트랜스퍼 게이트 트랜지스터부(transfer gate transistor portion)와 하나의 스택형 커패시터부(stacked type capacitor portion)를 포함한다.
트랜스퍼 게이트 트랜지스터부는 실리콘 기판(1)의 표면에 형성된 한쌍의 소스/드레인 영역(6)과 실리콘기판(1)의 표면상에 절연막을 개재하여 형성되어 트랜스퍼 게이트의 기능을 하는 워드선(4)을 포함한다.
스택형 커패시터부는 워드선(4)의 상방으로부터 필드 분리막(2)의 상방에까지 연장되어 있되, 일부가 소스/드레인 영역(6)의 한편에 접속되어 있는 스토리지노드(하부전극)(11)와, 스토리지 노드(11)의 표면에 형성된 유전체층(12)과, 유전제층(12)의 표면에 형성된 셀 플레이트(cell plate)(상부전극)를 포함한다.
또한, 비트선(15)이 충간 절역막(20)을 개재하여 커패시터위에 형성되어 있다. 비트선(15)이 층간 절연막(20)을 개재하여 커패시터위에 형성되어 있다. 비트선(15)은 비트선 콘택트(16)를 통하여 트랜스퍼 게이트 트랜지스터의 소스/드레인 영역(6)의 다른 한편에 접속되어 있다.
스택형 커패시터의 특징은 커패시터의 주요부가 게이트 전극과 필드 분리막의 위쪽으로 연장되어 있으므로, 커패시터 전극들간의 대향면적이 증가하여 소망하는 커패시터 용량을 확보하게 된다는 점이다.
최근에는, 고집적화에 의해 소자가 더욱더 미세화됨에 따라, 커패시터의 하부전극을 비트선 상방에 배치하여 커패시터의 주요부를 비트선 콘택트 상방에까지 연장하는 것에 의하여 커패시터의 상부전극과 하부전극의 대향면적이 더욱 증가된 스택형 커패시터가 제안되었다(예를 들면, 1990 Symposium on VLSI Technology p. 13 혹은 일본특개평 5-29579).
제12-14도는 이러한 커패시터부가 비트선의 상방에 형성된 메모리셀의 전형적인 평면도이고, 제13도는 제12도의 XIII-XIII 선에 따른 단면도이다. 이 예들의 공통적인 특징은 다음과 같다.
(1) 커패시터의 하부전극 콘택트인 스토리지 노드 콘택트(17)가, 워드선(4)과 비트선(15)이 의하여 둘러싸인 각 스페이스(space)에 형성되어 있다.
(2) 상기 (1)의 스토리지 콘택트(17)와 비트선 콘택트(16)가 소스/드레인 영역으로 기능하도록 활성영역(2a)이 워드선(4)에 대하여 사선으로 배치되어 있다.
워드선의 피치와 비트선의 피치는 메모리셀을 최고의 밀도로 배열하기 위하여 거의 동일하게 설계된다.
그러나, 상술한 종래 기술에서 처럼 비트선 상방에 형성된 커패시터부를 가지는 메모리셀을 사용하여 DRAM 의 고집적화와 기억용량이 증가하게 되는 경우에는 다음과 같은 문제가 발생한다.
(1) 메모리셀간의 리크의 증대
고립적화에 따라 소자가 미세화됨에 따라, 인접하는 활성영역간의 스페이스(space)가 더욱 좁아지게 되고, 그 결과 필드 산화막의 분리능력이 낮아진다. 특히, 스토리지 노드 콘택트가 워드선과 거의 동일한 최소 피치로 배열될 때 인접하는 활성영역 사이에서는 스토리지 노드 콘택트가 없는 활성 영역보다 분리능력이 낮아진다.
이것은 스토리지 노드에 함유된 불순물이 스토리지 노드 콘택트를 통하여 활성 영역으로 확산되는 것에 의해, 또한 부정확하게 증첩되는 것에 기인하여 스토리지 노드의 콘택트홀이 에칭에 의하여 형성될 때 필드 산화막의 단부가 바람직하지 않게 깍이는 것에 의하여 발생한다.
(2) 스토리지 노드와 스토리지 노드 콘택트의 부정확한 중첩
비트선 상방에 형성된 커패시터부를 가지는 이러한 메모리셀에서, 워드선과 워드선 상부의 충간절연막 뿐만 아니라 비트선과 비트선 상부의 충간절연막이 스토리지 노드의 하측에 적층되기 때문에, 스토리지 노드로부터 활성영역(소스/드레인 영역)까지의 깊이는 커패시터부가 하부에 형성되는 구성에서 보다는 깊어지게 된다.
그러므로, 스토리지 노드 콘택트를 형성하기 위한 콘택트홀이 형성될 때, 더욱 장시간동안 에칭이 행해져야 한다.
스토리지 노드 콘택트의 콘택트홀에 에칭을 실행할 때, 콘택트홀의 개구직경은. 콘택트홀의 저부에서 소망하는 콘택트저항을 충족시키기 위하여 저부에서보다 상부에서 더욱 크게 형성되어야 한다.
이 때문에, 스토리지 노드 콘택트의 형성 이후에 스토리지 노드를 형성하는 공정에서 중첩 마진은 매우 작게 형성된다.
만약 스토리지 노드 콘택트가 스토리지 노드 패턴의 중첩의 부정확함으로 인하여 스토리지 노드 영역에서 오프된다면, 스토리지 노드가 에칭에 의하여 패턴될 때 스토리지 노드 콘택트의 내부 또한 에칭될 수 있으므로, 콘택트 저항이 증가하게 된다.
만약 기판이 바람직하지 않게 에칭에 의하여 긁힌다면, 접합 리크의 급속한 증가가 발생하여, 신뢰성을 약화시킬 것이다.
(3) 스토리지 노드 콘택트와 비트선간의 회로단락
상술한 (2)에서와 같이 만약 스토리지 노드 콘택트가 넓게 경사져 개방된다면, 워드선상에 형성되는 비트선과 스토리지 노드 콘택트 사이에 단락이 발생할 가능성이 매우 높아, 수율이 낮게 된다.
제15도는 상기 종래기술의 문제점을 해결하도록 제안된 종래의 DRAM 메모리셀의 일예이다.
종래의 메모리셀의 평면 레이아웃이 1993 Symposium on VLSI Circuits, pp. 91-92에 개시되어 있다.
제15도에 나타낸 종래기술의 예에서는, 워드선(4)의 피치와 비트선(15)의 피치가 2:3의 비율이 되며 워드선(4)과 비트선(5)에 의하여 형성된 각 직사각형 영역에는 하나의 스토리지 노드 콘택트(17)가 위치하고 있다.
이 평면 레이아웃에서는, 가로 방향으로 인접한 스토리지 노드 콘택트(17)의 중심들간의 거리(제15d도의)가 워드선(4)의 피치 2F 보다 크다.
그러나, 세로 방향으로 인접한 스토리지 노드 콘택트(17)의 중심점들간의 최소거리와, 비트선 콘택트(16)와 가장 가까운 스토리지 콘택트(17)의 중심점과의 거리는 모두 워드선(4)의 피치2F와 거의 동일하다.
그러므로 제15도에 나타낸 종래기술예의 평면 레이아웃에서도, 콘택트의 중심점들간의 거리는 충분하지 않게 되어, 인접하는 활성영역(11)들이 충분히 분리되지 않게 된다.
여기서, 콘택트의 중심점들과 워드선(4) 혹은 비트선(15)의 피치와의 거리를 나타내는데 사용되는 문자 F는 일반적으로 디자인 룰(design rule)의 최소 가공 가능한 크기에 중첩 마진을 더한 피처 사이즈(featrue size)로 일컬어진다.
본 발명의 목적은 메모리셀들간의 분리능력이 향상되고, 스토리지 노드와 스토리지 노드 콘택트간의 중첩 마진이 확대되고, 비트선과 스토리지 노드 콘택트간의 단락을 방지하여 하나의 메모리셀당 면적을 증가하지 않고 수율과 신뢰성이 향상되는 DRAM을 가지는 반도체 기억장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본원 발명은 서로 평행으로 배열된 복수의 워드선과, 각각 하나의 트랜지스터와 하나의 커패시터를 포함하는 복수의 메모리셀을 구비하고, 상기 각 메모리셀의 상기 커패시터의 하부전극을 상기 비트선의 상방으로 배치한 구조를 가지는 반도체 장치에 있어서, 상기 비트선의 배열 피치가 상기 워드선의 배열 피치보다도 크게 되도록 배열되고, 상기 워드선과 상기 비트선으로 둘러싸인 직사각형 영역의 각각에, 상기 하부전극의 하부전극 콘택트가 1개씩 배치되는 동시에, 상기 하부전극 콘택트가 상기 비트선에 따라서 설치된 비트선 콘택트중 1개를 중심으로 하고, 또한 그 비트선에 관하여 대칭인 육각형의 정점에 배치되어 있고, 상기 육각형의 각 변의 길이가 어느쪽도 동일 비트선에 따라서 인접한 비트선 콘택트사이의 거리 보다도 작게 되어 있고, 또한, 인접한 상기 커패시터의 상기 하부전극의 하부전극 콘택트 끼리의 중심간 거리와, 상기 비트선 콘택트와 그 비트선 콘택트에 인접하는 상기 하부 전극과의 중심간 거리와의 어느쪽인가가 상기 워드선의 배열 피치보다도 크게 되도록 배치 된다.
반도체 기억장치의 구성에서, 서로 인접하는 하부전극 콘택트의 중심들간의 거리와, 비트선 콘택트와 인접하는 하부전극 콘택트의 중심간의 거리는 모두 워드선 피치 보다 크게 설정되어, 인접하는 콘택트들간에 큰 스페이스(space)가 확보되므로, 콘택트들간의 리크전류의 발생을 방지하고 메모리셀들간의 분리능력이 향상될 수 있다.
반도체 기억장치의 바람직한 실시예에서, 하부전극 콘택트는 각 비트선 콘택트를 중심으로 하는 정육각형의 각 정점에 위치하도록 배열되어 있다.
이러한 배열에 의하여, 각 콘택트는 평면에 거의 균일하게 분포하고, 인접하는 콘택트의 중심들간의 최소거리가 최대화될 수 있으므로 인접하는 메모리셀들간의 분리능력이 향상된다.
반도체 기억장치의 다른 바람직한 실시예에서, 커패시터의 하부전극은, 비트선과 워드선에 의하여 둘러싸인 직사각형 영역에 따른 주변을 가지며, 워드선의 연장방향을 따라 길고 비트선의 연장방향을 따라 짧은 변을 가지는 직사각형의 평면 형상을 갖는다.
커패시터의 하부전극이 이러한 평면 형태이기 때문에, 커패시터의 상부전극과 하부전극의 대향면적이 종래의 메모리셀에서 처럼 크게 확보될 수 있다.
반도체 기억장치의 더욱 바람직한 실시예에서, 커패시터의 하부전극 콘택트는 비트선과 워드선에 의하여 둘러싸인 직사각형 영역의 하나의 단변측에 배열되고, 커패시터의 하부전극의 평면 형상은 하부전극 콘택트에 가까운 반부분의 폭이 나머지 반부분보다 넓게 되고, 인접하는 하부전극들이 교대로 역방향으로 형성되어 있다.
이러한 구성에서, 커패시터의 하부전극은 하부전극 콘택트에 가까운 반부분의 폭이 그 나머지 반부분보다 넓게 평면 형상을 하고 있으므로, 하부전극 콘택트와 하부 전극의 중첩 마진이 종래의 구성과 비교해 볼 때 크게 된다.
서로 인접하는 하부전극들이 교대로 역방향으로 배열되어 있기 때문에, 즉 평면 형상의 상면과 하면이 서로 역방향으로 되어 있기 때문에, 커패시터의 상부전극과 하부전극간의 대항면적이 크게 확보된다.
이러한 배열에 의하여, 각 콘택트는 평면에 거의 균일하게 분포되고, 인접하는 콘택트의 중심들간의 최소거리는 최대화되고 그 결과 인접하는 메모리 셀의 분리증력이 향상된다.
또한 커패시터의 하부전극의 평면형상이 거의 원으로 형성되기 때문에 쉽게 형성될 수 있고, 하부전극 콘택트와 하부전극간의 중첩 마진이 더욱 용이하게 보장된다.
더욱이, 커패시터의 하부전극이 실린더형의 측벽을 가지는 경우에는, 예를 들면 커패시터의 하부전극과 상부전극간의 더욱 큰 대향면적을 단위 메모리셀당 평면면적을 변화하지 않고도 확보할 수 있다.
본 발명의 제 2 특징에 따른 반도체 기억장치에서, 상술한 제 1 특징에 따른 반도체 기억장치의 구성 이외에, 커패시터의 하부전극은, 비트선과 워드선에 의하여 둘러싸인 확대된 면적을 따른 주변을 가지며 워드선의 연장방향을 따른 장변과 비트선의 연장방향을 따른 단변을 가지는 직사각형 평면 형상을 가지고, 커패시터 하부전극은 또한 그 주변에서 실린더형으로 상방으로 연장된 측벽을 갖는다.
이러한 구성에 따르면, 제 1 특징에 따른 반도체 기억장치에서와 유사한 기능과 효과를 얻을 수 있을 뿐만 아니라, 커패시터의 하부전극과 상부전극간의 대향면적이 종래의 메모리셀에서 만큼 크게 형성될 수 있고, 커패시터의 상부전극과 하부전극간의 대향면적이 단위 메모리셀당 평면면적을 변화시키지 않고 항샹 크게 유지할 수 있다.
본 발명의 제 3 특징에 따른 반도체 기억장치는, 제 1 특징에 따른 반도체 기억 장치와 유사한 기본 구성 이외에 다음과 같은 특징을 갖는다.
즉, 커패시터의 하부전극 콘택트가 비트선과 워드선에 의하여 둘러싸인 직사각형 영역의 하나의 단변에 가깝게 배열되고, 커패시터의 하부전극의 평면 형상은 하부전극 콘택트에 가까운 절반의 폭이 나머지 절반보다 더 넓게 되며, 인접하는 하부전극은 교대로 역방향으로 배열된다.
또한, 커패시터의 하부전극의 주변에는 실린더형으로 상측으로 연장된 측벽이 형성되어 있다.
이 구성에 따르면, 커패시터의 하부전극 콘택트와 하부전극의 중첩 마진 및 커패시터의 상부전극과 하부전극간의 대향면적이 종래기술 구성에 비하여 모두 크게 될 수 있고, 커패시터의 상부전극과 하부전극간의 대향면적이 단위 메모리셀당 평면면적을 변화하지 않고 크게 될 수 있다.
본 발명의 상기 목적, 특성, 특징 및 잇점들은 첨부한 도면과 관련한 본 발명의 다음의 상세한 설명에서 보다 더욱 명확하게 나타난다.
본 발명의 제1실시예를 제1a, 1b-3도를 참조하여 설명한다.
제1a,1b,-3도를 참조하면, 본 발명의 반도체 기억장치에서는, 트랜스퍼 게이트가 되는 복수의 워드선(4)이 2F 의 피치로 서로 평행하게 종방향으로 배열되어 있다.
문자 F는 상술한 피치(pitch)사이즈를 나타낸다.
워드선(4)의 상방에는, 복수의 비트선(15)이 워드선(4)에 거의 직교하게 4F 의 피치로 거의 서로 평행으로 배열되어 있다.
필드 분리막(2)에 의하여 둘러싸인 활성영역(2a)은 제1a도의 2점쇄선으로 표시되어 있는 것과 같이 워드선(4)과 비트선(15)에 대하여 대각선 방향으로 형성되어 있다.
이 실시예에 있어서는, 제1a도에서와 같이, 워드선(4)과 비트선(15)에 의하여 둘러싸인 영역의 평면 형상이 긴 직사각형의 평면 형상을 가지며, 스토리지 노드 콘택트(17)를 배열함에 있어서의 마진은, 대응 면적이 정사각형 형상인 제12혹은 제14도에 나타낸 종래의 반도체 기억장치와 비교해 볼 때 직사각형 영역의 종방향이 더 크게 된다.
본 실시예의 스코리지 콘택트(17)는 마진을 이용하여 비트선 콘택트(16)가 중심으로 기능하는 정육각형의 각 정점에 위치하도록 배열되어 있다.
상술한 비트선(15) 인접하는 비트선 콘택트간의 거리는 제12혹은 제14도에서 나타낸 종래기술에서는 8F 이다.
이에 반하여, 본 실시예에서는 거리가 절반, 즉 4F 이다.
이러한 구성이 사용되기 때문에, 본 실시예의 반도체 기억장치에서는, 단위 메모리셀당 면적이 4Fx2F=8F2로 되어 제12 혹은 제14도에 나타낸 종래기술의 경우와 동일하다.
스토리지 노드(11)는 각 스토리지 노드 콘택트(16)상에 워드선(4)과 비트선(15)에 의해 둘러싸인 모든 직사각형 영역에 배열되고, 상기 직사각형 영역과 거의 동일한 직사각형의 평면 형상을 갖는다.
본 발명의 반도체 기억장치에서는, 인접하는 스토리지 노드 콘택트(17)간의 거리가 2F 보다 크게될 수 있는 반면에, 제12 혹은 제14도에 나타낸 종래의 반도체 기억장치에서의 인접하는 스토리지 노드 콘택트(17)간의 거리는 2F 이다.
그 결과, 스토리지 노드 콘택트(17)간의 거리에 의하여 결정되는 메모리셀들간의 분리의 실효 길이는 제15도에 나타낸 종래기술과 동일하게 길게 되어, 메모리셀들간의 분리특성이 향상된다.
또한, 본 실시예에서는, 제1b도에 나타낸 바와 같이, 비트선(15)의 중심과 스토리지 노드 콘택트(17)의 중심과의 최소 거리가 1.5F 이고, 종방향으로 인접하는 스토리지 노드 콘택트(17)의 중심들간의 거리가 3.0F 이다.
비트선 콘택트(16)와 스토리지 노드 콘택트(17)의 중심들간의 거리의 최소값이 2.5F 로 되어, 워드선(4)의 피치 2F 보다 크게 된다.
따라서, 본 실시예에 따르면, 횡방향으로 인접하는 스토리지 노드 콘택트(17)의 중심들간의 거리 뿐만 아니라 모든 콘택트의 중심들간의 거리의 최소값이 워드선(4)의 피치보다 크게되는 것이 보장되어, 콘택트들간의 누설전류의 발생을 방지할 수 있고, 인접하는 메모리셀들간의 분리특성이 향상된다.
본 발명의 제2실시예를 제4도를 참조하여 설명한다.
이 실시예에서는, 워드선(4)과 비트선(15)의 피치, 비트선 콘택트(16)와 스토리지 노드 콘택트(17)의 배열, 활성영역(2a)의 배열이 상술한 제1실시예와 유사하다.
본 실시예는 스토리지 노드(11)의 평면 형상이 스토리지 노드 콘택트(17)의 상방측의 반이 그 나머지 반보다 넓다는 점에서 제1실시예와 다르다.
종방향과 횡방향으로 인접하는 스토리즈 노드(11)의 평면 형상은 서로 역으로 형성되며, 각 스토리지 노드(11)의 평면 면적이 제1실시예와 거의 동일하게 유지된다.
본 실시예의 스토리지 노드(11)가 이러한 형상을 하고 있기 때문에, 스토리지 노드 콘택트(17)와 그 상방의 스토리지 노드(11)간의 평면면적의 차이가 크게 된다.
그러므로, 본 실시예에 의하면, 스토리지 노드(11)의 평면 면적을 변화시키지 않고, 즉 커패시터 용량을 변화하지 않고 제1실시예와 비교해 볼 때 스토리지 노드(11)와 스토리지 노드 콘택트(17)간의 중첩 마진이 크게되어, 제조 공정에 있어서 스토리지 노드 콘택트(17)와 스토리지 노드(11)의 중첩의 어긋남을 억제할 수 있다.
본 발명의 제3실시예를 제5도를 참조하여 설명한다.
본 실시예에서는, 워드선(4)과 비트선(15)의 피치, 비트선 콘택트(16)와 스토리지 노드 콘택트(17)의 배열, 활성영역(2a)의 배열이 제1,2 실시예에서와의 동일하다.
본 실시예는 스토리지 노드(11)의 평면 형상이 거의 정삼각형이라는 점에서 제1,2 실시예와 상이하다.
종방향과 횡방향으로 인접하는 스토리지 노드(11)의 평면 형상은 상하가 교대로 역으로 배열된 정삼각형이고, 각 스토리지 노드 콘택트(17)는 각 스토리지 노드(11)의 정삼각형의 거의 중심에 위치한다.
본 실시예에서는 또한, 각 스토리지 노드(11)의 평면 면적이 제1,2 실시예에서와 거의 동일하고, 커패시터 용량이 유사하게 확보된다.
본 실시예에 따르면, 상기 제2실시예에 비하여 보다 단순한 평면 형상을 가지는 스토리지 노드(11)에 의하여 커패시터 용량을 변화시키지 않고 제2실시예에서와 유사한 효과, 즉 스토리지 노드 콘택트(17)와 스토리지 노드(11)간의 더욱 큰 중첩 마진을 확보할 수 있다.
본 발명의 제4실시예를 제6도를 참조하여 설명한다.
본 실시에는 스토리지 노드(11)가 거의 원형의 평면 형상을 갖는다는 것을 제외하고는 제1-3실시예와 유사하다.
각 원형의 스토리지 노드(11)는 스토리지 노드 콘택트(17)가 거의 그 중심에 위치하도록 배열되어 있다.
본 실시예에 의하면, 각 스토리지 노드(11)으 평면 면적이 제1-3 실시예보다 작게 되지 않을 수 없다.
그러나, 원형이기 때문에, 용이하게 제조될 수 있고, 스토리지 노드 콘택트(17)와 스토리지 노드(11)간의 중첩 마진이라는 관점에서 볼 때, 제 2,3 실시예에서와 유사한 효과를 얻을 수 있다.
본 발명의 제5실시예를 제7도를 참조하여 설명한다.
본 실시예에서는, 워드선(4)과 비트선(5)의 피치, 비트선 콘택트(16)와 스토리지 노드 콘택트(17)의 배열 및 활성 영역(2a)의 배열이 제1-4실시예에서와 동일하다.
본 실시예는 각 스토리지 노드(11)를 둘러싸고 상방으로 연장하는 측벽이 제공된다는 점에서 상기 실시예와 상이하다.
측벽의 형상은 제7a-7d도에 도시되어 있다.
제7a-7d도는 상기 제1-4실시예의 형상을 가지는 스토리지 노드(11)에, 측벽이 주변을 둘러싸도록 형성되어 있으면서 대응하고 있다.
본 실시예에 따르면, 스토리지 노드(11)를 둘러싸는 측벽이 형성되어 있기 때문에, 스토리지 노드(11)의 평면 면적이 단위 메모리셀당 표면 면적을 변화시키지 않고 크게 될 수 있다.
그 결과, 스토리지 노드(11)와 셀 플레이트(13)의 대향 면적이 크게되어, 커패시터 용량이 향상된다.
본 발명의 제6실시예를 제8도를 참조하여 설명한다.
본 실시예는 제5실시예의 측벽 내측에 주변을 둘러싸는 부가적인 측벽이 제5실시예의 측벽과 거의 비슷하게 동심상으로 형성된다는 점에서 제5실시예와 상이하다.
본 실시예의 제8a-8d도는 제1-4실시예의 스토리지 노드(11)의 형상에 각각 대응한다.
본 실시예에 따르면, 스토리지 노드(11)가 이중 측벽을 가지고 있기 때문에, 단위 메모리셀당 표면 면적을 변화화시키지 않고 제5실시예에 비해서 스토리지 노드(11)의 평면 면적이 더욱 크게 된다.
그 결과, 스토리지 노드(11)와 셀 플레이트(13)간의 대향 면적이 더욱 크게 되어, 커래시터 용량이 증가한다.
상술한 바와 같이, 상기 실시예들에 따르면, 비트선 피치가 워드선 피치보다 크게 형성되고, 인접하는 스토리지 노드 콘택트의 중심들간의 거리와, 비트선 콘택트의 중심과 인접하는 스토리지 노드 콘택트의 중심간의 거리가 모두 워드선 피치보다 크게 되도록 스토리지 콘택트를 비트선과 워드선에 의해 둘러싸인 직사각형 영역에 배열하기 때문에, 단위 메모리셀당 면적이 증가하고 메모리셀들간의 분리능력이 향상된다.
또한, 스토리지 노드가, 스토리지 노드 콘택트의 상방의 나머지 부분보다 넓게 되는 평면 형상을 가지며, 인접하는 스토리지 노드들이 교대로 역방향으로 배열되고 스토리지 노드와 스토리지 노드 콘택트의 중첩 마진이 커패시터 용량을 줄이지 않고 크게될 수 있다.
더욱이, 비트선과 스토리지 노드 콘택트간의 단락이 방지된다.
그 결과, 향상된 수율과 높은 신뢰성을 가지고 DRAM의 메모리셀 구성을 제공할 수 있다.
비록 본 발명이 상세히 설명되었지만, 이것이 설명과 예시를 위한 것 뿐이며 어떠한 제한을 가져오지 않는다는 것과, 본 발명의 정신과 영역이 첨부한 특허청구범위에 의하여만 제한된다는 것은 명백한 사실이다.

Claims (13)

  1. 서로평행으로 배열된 복수의 워드선과, 상기 워드선에 직교하며 서로 평행으로 배치된 복수의 비트선과, 각각 하나의 트랜지스터와 하나의 커패시터를 포함하는 복수의 메모리셀을 구비하고, 상기 각 메모리셀의 상기 커패시터의 하부전극을 상기 비트선의 상방으로 배치한 구조를 가지는 반도체 장치에 있어서, 상기 비트선의 배열 피치가 상기 워드선의 배열 피치보다는 크게 되도록 배열되고, 상기 워드선과 상기 비트선으로 둘러싸인 직사각형 영역의 각각에, 상기 하부전극의 하부전극 콘택트가 1개씩 배치되는 동시에, 상기 하부전극 콘택트가 상기 비트선에 따라서 설치된 비트선 콘택트중 1개를 중심으로 하고, 또한 그 비트선에 관하여 대칭인 육각형의 정점에 배치되어 있고, 상기 육각형의 각 변의 길이가 어느쪽도 동일 비트선에 따라서 인접한 비트선 콘택트사이의 거리 보다도 작게 되어 있고, 또한, 인접한 상기 커패시터의 상기 하부전극의 하부전극 콘택트 끼리의 중심간의 거리와, 상기 비트선 콘택트와 그 비트선 콘택트에 인접하는 상기 하부전극과의 중심간 거리와으 어느쪽인가가 상기 워드선의 배열 피치보다도 크게 되도록 배치된 반도체 장치.
  2. 제1항에 있어서, 상기 육각형의 각변의 길이가 어느것도 동일 비트선에 따라서 인접한 비트선 콘택트간의 거리의 3/4 이하인 반도체 기억장치.
  3. 제1항에 있어서, 상기 커패시터의 상기 하부전극(11)이, 상기 비트선(15)과 상기 워드선(4)에 의해 둘러싸인 상기 직사각형 영역에 따른 주변부를 가지며, 상기 워드선(4)의 연장방향으로는 길고 상기 비트선(15)의 연장방향으로는 짧은 변을 가지는 직사각형의 평면 형상을 가지는 반도체 기억장치.
  4. 제1항에 있어서, 상기 커패시터의 상기 하부전극 콘택트(17)가, 상기 비트선(15)과 상기 워드선(4)에 의해 둘러싸인 직사각형 영역의 하나의 단변에 인접하여 배열되고, 상기 커패시터의 상기 하부전극(11)이, 상기 하부전극 콘택트(17)에 가까운 반이 나머지 반보다 더 넓은 평면 형상을 가지며, 상기 인접하는 하부전극(11)들이 교대로 역방향으로 배열되어 있는 반도체 기억장치.
  5. 제4항에 있어서, 상기 커패시터의 상기 하부전극(11)의 평면 형상이 정삼각형인 반도체 기억장치.
  6. 제5항에 있어서, 상기 하부전극 콘택트(17)의 중심이 상기 하부전극(11) 각각을 구성하는 상기 정삼각형의 중심에 위치하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 커패시터의 상기 하부전극(11)의 평면 형상이 원형인 반도체 기억장치.
  8. 제1항에 있어서, 상기 커패시터의 상기 하부전극(11)이 그 주변부에서 실린더형으로 상방으로 연장된 측벽을 가지는 반도체 기억장치.
  9. 제8항에 있어서, 상기 커패시터의 상기 하부전극(11)이, 그 주변부에서 상기 측벽의 내측에 상기 측벽과 동심상이며 상방으로 연장되는 부가적인 측벽을 더욱 포함하는 반도체 기억장치.
  10. 서로 평행으로 배열된 복수의 워드선(4)과, 워드선(4)에 직교하며 서로 평행한 복수의 비트선(15)과, 각각 하나의 트렌지스터와 하나의 커패시터를 가지는 복수의 메모리셀을 구비하고, 상기 각 메모리셀의 상기 커패시터는 상기 비트선 상방에 위치하는 하부전극을 가지며, 상기 비트선(15)의 피치가 상기 워드선(4)의 피치보다 크게 설정되고, 상기 워드선(4)과 상기 비트선(15)에 의해 둘러싸인 직사각형 영역의 각각에 상기 하부전극의 하부전극 콘택트가 1개씩 배열되는 동시에, 인접하는 상기 커패시터의 상기 하부전극(11)의 하부전극 콘택트(17)의 중심들간의 거리와, 상기 비트선 콘택트(16)와 상기 비트선 콘택트에 인접하는 상기 하부전극 콘택트(17)의 중심간의 거리가 모두 상기 워드선(4)의 피치보다 크게 되도록 형성되고, 상기 커패시터의 상기 하부전극 콘택트(17)가 상기 비트선(15)과 상기 워드선(4)에 의해 둘러싸인 직사각형 영역의 하나의 단변에 배열되고, 상기 커패시터의 사익 하부전극(11)이, 상기 하부전극 콘택트(17)에 가까운 반이 나머지 반보다 더 넓은 평면 형상을 가지며, 인접하는 상기 하부전극(11)이 교대로 역방향으로 위치하는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 커패시터의 상기 하부전극(11)의 평면 형상이 정삼각형인 반도체 기억장치.
  12. 제10항에 있어서, 상기 커패시터의 상기 하부전극(11)이 그 주변부에서 상방으로 연장하는 측벽을 가지는 반도체 기억장치.
  13. 제12항에 있어서, 상기 커패시터의 하부전극(11)이 그 주변부에서 상기 측벽의 내측에 상기측벽과 동심상으로 상방으로 연장되는 부가적인 측벽을 더욱 포함하는 반도체 기억장치.
KR1019940019934A 1993-08-31 1994-08-12 반도체 기억장치 KR0162516B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-215869 1993-08-31
JP21586993A JP3368002B2 (ja) 1993-08-31 1993-08-31 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR950007120A KR950007120A (ko) 1995-03-21
KR0162516B1 true KR0162516B1 (ko) 1998-12-01

Family

ID=16679617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940019934A KR0162516B1 (ko) 1993-08-31 1994-08-12 반도체 기억장치

Country Status (4)

Country Link
US (2) US5442212A (ko)
JP (1) JP3368002B2 (ko)
KR (1) KR0162516B1 (ko)
DE (1) DE4430804C2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7119389B2 (en) 2002-07-08 2006-10-10 Samsung Electronics Co., Ltd. Dynamic random access memory cells having laterally offset storage nodes

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241106B2 (ja) * 1992-07-17 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
JP3666893B2 (ja) * 1993-11-19 2005-06-29 株式会社日立製作所 半導体メモリ装置
JP3304635B2 (ja) * 1994-09-26 2002-07-22 三菱電機株式会社 半導体記憶装置
US5751629A (en) 1995-04-25 1998-05-12 Irori Remotely programmable matrices with memories
US6329139B1 (en) 1995-04-25 2001-12-11 Discovery Partners International Automated sorting system for matrices with memory
US6331273B1 (en) 1995-04-25 2001-12-18 Discovery Partners International Remotely programmable matrices with memories
US6416714B1 (en) 1995-04-25 2002-07-09 Discovery Partners International, Inc. Remotely programmable matrices with memories
US5874214A (en) 1995-04-25 1999-02-23 Irori Remotely programmable matrices with memories
US6017496A (en) 1995-06-07 2000-01-25 Irori Matrices with memories and uses thereof
EP0788164A1 (en) * 1996-02-02 1997-08-06 United Memories, Inc. Memory cell configuration for increased capacitor area
FR2749434B1 (fr) * 1996-05-31 1998-09-04 Dolphin Integration Sa Matrice de memoire rom compacte
KR100239404B1 (ko) * 1996-07-31 2000-01-15 김영환 디램(dram) 및 그의 셀 어레이방법
TW297948B (en) * 1996-08-16 1997-02-11 United Microelectronics Corp Memory cell structure of DRAM
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
JP3006548B2 (ja) * 1997-06-23 2000-02-07 日本電気株式会社 Ｍｏｓ型半導体読み出し専用メモリ装置
US6027860A (en) * 1997-08-13 2000-02-22 Micron Technology, Inc. Method for forming a structure using redeposition of etchable layer
US6590250B2 (en) * 1997-11-25 2003-07-08 Micron Technology, Inc. DRAM capacitor array and integrated device array of substantially identically shaped devices
US6166408A (en) * 1997-12-31 2000-12-26 Texas Instruments Incorporated Hexagonally symmetric integrated circuit cell
US6369432B1 (en) 1998-02-23 2002-04-09 Micron Technology, Inc. Enhanced capacitor shape
TW417290B (en) * 1998-06-26 2001-01-01 Texas Instruments Inc Relaxed layout for storage nodes for dynamic random access memories
JP3913927B2 (ja) 1999-04-19 2007-05-09 富士通株式会社 半導体集積回路装置
JP4063450B2 (ja) 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
KR100355231B1 (ko) 2000-02-15 2002-10-11 삼성전자 주식회사 반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP2003152105A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4539007B2 (ja) * 2002-05-09 2010-09-08 日本電気株式会社 半導体記憶装置
JP3660650B2 (ja) * 2002-06-13 2005-06-15 株式会社東芝 半導体装置の製造方法
CN100433947C (zh) * 2003-04-25 2008-11-12 乐金电子(天津)电器有限公司 家电产品用线路板的构造
US7084446B2 (en) * 2003-08-25 2006-08-01 Intel Corporation Polymer memory having a ferroelectric polymer memory material with cell sizes that are asymmetric
KR100558005B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들
KR100574981B1 (ko) * 2004-05-31 2006-05-02 삼성전자주식회사 트랜지스터의 리세스 채널을 위한 트렌치를 형성하는 방법및 이를 위한 레이아웃
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060202250A1 (en) * 2005-03-10 2006-09-14 Thomas Hecht Storage capacitor, array of storage capacitors and memory cell array
US7786512B2 (en) * 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
KR100898394B1 (ko) * 2007-04-27 2009-05-21 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
US20090127608A1 (en) * 2007-11-20 2009-05-21 Rolf Weis Integrated circuit and method of manufacturing an integrated circuit
TWI358818B (en) 2008-03-27 2012-02-21 Inotera Memories Inc Memory device and fabrication thereof
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP2010129972A (ja) * 2008-12-01 2010-06-10 Elpida Memory Inc 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194752A (en) * 1989-05-23 1993-03-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2508288B2 (ja) * 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
JPH088341B2 (ja) * 1989-10-06 1996-01-29 三菱電機株式会社 半導体記憶装置
EP0449422B1 (en) * 1990-02-26 1997-06-18 Nec Corporation Semiconductor memory device
JPH04279055A (ja) * 1991-01-08 1992-10-05 Nec Corp 半導体メモリ
JP3511267B2 (ja) * 1991-07-22 2004-03-29 シャープ株式会社 半導体ｄｒａｍ素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7119389B2 (en) 2002-07-08 2006-10-10 Samsung Electronics Co., Ltd. Dynamic random access memory cells having laterally offset storage nodes
US7504295B2 (en) 2002-07-08 2009-03-17 Samsung Electronics Co., Ltd. Methods for fabricating dynamic random access memory cells having laterally offset storage nodes

Also Published As

Publication number Publication date
KR950007120A (ko) 1995-03-21
JP3368002B2 (ja) 2003-01-20
DE4430804A1 (de) 1995-03-02
DE4430804C2 (de) 1997-12-11
US5442212A (en) 1995-08-15
US5691551A (en) 1997-11-25
JPH0766299A (ja) 1995-03-10

Similar Documents

Publication Publication Date Title
KR0162516B1 (ko) 반도체 기억장치
US5753526A (en) Manufacturing process of a semiconductor memory device including a trench capacitor and a surrounding gate transistor
KR100502410B1 (ko) 디램 셀들
KR920007331B1 (ko) 반도체 기억장치 및 그 제조방법
US9653468B2 (en) Memory cells having a folded digit line architecture
US4855953A (en) Semiconductor memory device having stacked memory capacitors and method for manufacturing the same
KR100210629B1 (ko) 반도체 메모리 소자
KR970008613A (ko) 셀선택 트랜지스터가 안정화 임계값을 갖는 dram을 구비한 반도체 집적회로장치
KR100239404B1 (ko) 디램(dram) 및 그의 셀 어레이방법
KR20050018282A (ko) 마스크 및 포토리소그래피 친화성을 가지며 전기적 특성이향상된 반도체 메모리 소자
US6911687B1 (en) Buried bit line-field isolation defined active semiconductor areas
KR100541127B1 (ko) 워드선 및 비트선의 경사에 의한 악영향이 없는 반도체 장치
US6388283B1 (en) Semiconductor memory with a strip-shaped cell plate
US6404002B2 (en) Dynamic random access memory device with shaped storage nodes
KR20030070817A (ko) 동적 랜덤 액세스 메모리
JP3252817B2 (ja) 半導体記憶装置
JPS63104466A (ja) Ｍｏｓ型ダイナミツクｒａｍ
KR20240001017A (ko) 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기
KR20030002203A (ko) 반도체 디램 셀
KR960011651B1 (ko) 디램셀 메모리장치
JPH0281474A (ja) 半導体記憶装置
JPH06326264A (ja) 半導体記憶装置
KR20010046917A (ko) 반도체 소자의 제조방법
JPS63224250A (ja) 半導体記憶装置
JPH03244152A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080825

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee