JPS6180597A

JPS6180597A - 半導体記憶装置

Info

Publication number: JPS6180597A
Application number: JP59199576A
Authority: JP
Inventors: Fumio Tsuchiya; 文男土屋; Toshimasa Kihara; 利昌木原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-26
Filing date: 1984-09-26
Publication date: 1986-04-24
Also published as: US4691298A; US4788665A; US4984212A; US4905195A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ）を記
憶素子（メモリセル）とするＥＰＲＯＭ　（エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ）装
置に利用して有効な技術に関するものである。

〔背景技術〕

ＦＡＭＯ３（フローティング・アバランシェインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公暢参照）。

ＥＰＲＯＭのような半導体記憶装置においては、ラロー
ティングゲートに電荷を選択的に注入することによって
、その電気的な書き込みを行うものであるので、１回の
書き込み（書き込み動作サイクル）に比較的長い時間を
要する。ＥＦＲＯＭの大記憶容量化に伴い、それに比例
して書き込み時間が長くなるものである。

〔発明の目的〕

この発明の目的は、高速書き込みを実現した半導体記憶
装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、１つの外部端子に対して複数の書き込み回路
を設け、書き込み信号をそれぞれの書き込み回路に取り
込んだ後、それぞれの書き込み回路の書き込みデータを
メモリアレイに供給することによって、複数の書き込み
データの同時書き込みを行わせるようにするものである
。

〔実施例〕

第１図には、この発明をＥＰＲＯＭ装置に適用した場合
のメモリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、特に制限されないが、公知のＭＯ
５集積回路の製造技術によって、１個の単結晶シリコシ
のような半導体基板上において形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子ＤＯないしＤ７を持つようにさ
れ、８ピント構成のデータの書き込み及び読み出しが可
能のようにされる。ＥＰＲＯＭ装置は、＋５ボルトのよ
うな電源電圧と、十数ボルトのような高いレベルの書き
込み電圧ｖｐｐとによって動作される。ＥＰＲＯＭ装置
は、通常の読み出し動作において＋５ｖのような電源電
圧Ｖｃｃによって動作される。ＥＰＲＯＭ装置は、アド
レス入力端子ＡＯないしＡｋ（図示しない）を介して供
給される外部アドレス信号、及び制御端子ＣＥ、ＯＥを
介して供給されるチップイネーブル信号、出力イネーブ
ル信号によってその動作が制御される。

この実施例に従うと、アドレス入力端子ＡＱないしＡｋ
のうちのＡＯに加えられるアドレス信号は、一種の動作
制御信号とみなされる。残りの端子ＡＩないしＡｋに加
えられるアドレス信号は、複数のメモリセルを直接的に
選択するための信号とされる。端子ＡＩないしＡｋのう
ちのＡＩないしＡｊに加えられるアドレス信号は、ロウ
アドレス信号もしくはＸアドレス信号とみなされ、残り
のＡｊ＋１ないしＡｋに加えられるアドレス信号は、カ
ラムアドレス信号もしくはＹアドレス信号とみなされる
。

特に制限されないが、端子ＡＯのロウレベルによってＥ
ＰＲＯＭ装置の偶数アドレスが指示されているとみなさ
れ、ハイレベルによって奇数アドレスが指示されている
とみなされる。

この実施例に従うと、１つのデータ入出力端子に対して
複数のメモリアレイが対応される０例えば、データ入出
力端子ＤＯには、２つのメモリアレイＭＯＡ及びＭＯＢ
が対応される。それ故に、ＥＰＲＯＭ装置は、合計８対
のメモリアレイＭＯＡ、ＭＯＢ−Ｍ？Ａ、Ｍ２Ｒを持つ
、１つのメモリアレイ、例えば代表として例示的に示さ
れているメモリアレイＭＯＡは、複数のＦＡＭＯＳトラ
ンジスタ（不揮発性メモリ素子・・ＭＯ５ＦＥＴＱ１〜
Ｑ６）と、ワード線Ｗ１．Ｗ２〜Ｗｍ及びデータ線Ｄｉ
、Ｄ２〜Ｄｎとにより構成されている。メモリアレイＭ
ＯＡにおいて、同じ行に配置されたＦＡＭＯＳトランジ
スタＱｌ　〜Ｑ３　（Ｑ４〜Ｑ６）のコントロールゲー
トは、それぞれ対応するワード線Ｗｌ、Ｗ２〜Ｗｍに接
続され、同じ列に配置されたＦＡＭＯＳトランジスタＱ
１〜Ｑ３、Ｑ４〜Ｑ６のドレインは、それぞれ対応する
データ線Ｄ１．Ｄ２に接続されている。

上記ＦＡＭＯ５ｌ−ランジスタの共通ソース線Ｃ８は、
特に制限されないが、書込み信号７１を受けるディプレ
ッション型ＭＯ５ＦＥＴＱ１０Ｇ介して接地されている
。このＭＯ３ＦＥＴＱＩ　Ｏは、次の理由によって設け
られている。すなわち、メモリセル、例えはＱｌにデー
タを書き込む場合には、ワード線Ｗ１に書き込みレベル
の高電圧が与えられ、データ線Ｄ１に書き込むべきデー
タに従った高電圧もしくははゾＯｖの低電圧が与えられ
る。この場合、選択データ線Ｄ１に結合された非選択と
されるべきメモリセルＱ２ないしＱ３のフローティング
ゲートは、それとデータ線Ｄ１との不所望な静電結合に
よって、データ線Ｄ１が高電位にされると、それに応じ
てその電位が不所望に上昇されてしまう、その結果、非
選択であることによってオフ状態に維持されるべきメモ
リセルＱ２ないしＱ３が不所望に導通してしまう、すな
わち、非選択であるべきメモリセルにリーク電流が流れ
てしまい、選択されるべきメモリセルＱ１に流れるべき
書き込み電流が減少されてしまう０図示のＭＯ３ＦＥＴ
ＱＩ　Ｏは、書き込み時の上記内部制御信号１ｐロウレ
ベルによってそのコンダクタンスが比較的小さくされる
。これにより、書き込み時に流される書き込み電流によ
って生ずる共通ソース線Ｃ３（７）電位は、ＭＯ３ＦＥ
ＴＱＩＯのコンダクタンスが比較的小さくされることに
よって比較的高い電位にされる。この共通ソース線Ｃ３
の電位が比較的高くされるとＦＡＭＯＳトランジスタは
、基板効果によってそのしきい値電圧は比較的高くされ
る。このように、非選択とされるべきＦＡＭＯ５）ラン
ジスタの実効的なしきい値電圧が高くされる結果として
その非選択とされるべきＦＡＭＯＳトランジスタに流れ
るリーク電流を小さくできる。これによって、書き込み
高電圧によって形成された書き込み電流が効率よ（選択
されたＦＡＭＯ３Ｉ−ランジスタに供給されるので、効
率的な書き込み動作を行うことができる。

なお、読み出し動作時には、上記制御信号四のハイレベ
ルによってＭＯ３ＦＥＴＱＩＯのコンダクタンスは、比
較的大きくされる。これにより、論理“１”書き込みの
ＦＡＭＯＳトランジスタに流れる電流を太き（できるか
ら、読み出し速度を速くすることができる。

この実施例のＥＰＲＯＭ装置は、外部端子ＡＩないしＡ
ｋ（図示しない）を介して供給されるＸ。

Ｙアドレス信号を受ける図示しないアドレスバッファを
含む。アドレスバッファによって形成された相補アドレ
ス信号ａｌ、ａｌないしａｋ、７には、アドレスデコー
ダＸＤＣＲ，ＹＤＣＲに供給される。特に制限されない
が、図示しないアドレスバッファは、制御回路Ｃ０ＮＴ
によって形成されるチップ選択信号ｃｅによって活性化
されることによって、外部端子からのアドレス信号を取
り込み、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と逆相のアドレス信号とからなる相補
アドレス信号を形成する。

ロウアドレスデコーダＸＤＣＲは、それに供給される相
補アドレス信号ａＬ丁１ないしａＬ丁ｊに従い、メモリ
アレイＭＯＡ、ＭＯＢ−Ｍ７Ａ、Ｍ７Ｂのワード線に供
給されるべき選択信号を形成する。ロウアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５■の電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
ＸＤＣＲは、５ポルト系の選択信号を形成する。これに
対して、メモリアレイによって必要とされる選択信号の
レベルは、読み出し動作において、例えばはＷ’　５　
Ｖのハイレベルとは奮’ｏｖのロウレベルであり、書き
込み動作の時においてほり書き込み電圧Ｖｌ）Ｐレベル
のハイレベルとは’ｊ’　ＯＶのロウレベルである。ロ
ウアドレスデコーダＸＤＣＲから出力される５Ｖ系の選
択信号に応答してメモリアレイのワード線をそれぞれ必
要とされるレベルにさせるために、ロウアドレスデコー
ダＸＤＣＲの出力端子とメモリアレイの各ワード線との
間にディプレッション型ＭＯ５ＦＥＴＱＩ　１ないし。

１３が設けられており、また、各ワード線と書き込み電
圧端子ＶＩＩＰとの間には書き込み高電圧回路Ｒ−Ｖｐ
ｐが設けられている。書き込み高電圧回路Ｒ−Ｖρｐは
、その詳細を図示しないが、端子ｖｐｐと各ワード線と
の間にそれぞれ設けられた高抵抗ポリシリコン層からな
るような複数の高抵抗素子からなる。

上記ディプレッション型ＭＯ３ＦＥＴＱ１１ないしＱ１
３は、そのゲートに制御回路Ｃ０ＮＴがら出力される５
■系の内部書き込み制御信号Ｗ１が供給される。

読み出し動作なら、内部書き込み制御信号１ははＷ’　
５　Ｖのハイレベルにされる。この場合、ＭＯ３ＦＥＴ
ＱＩ　１ないしＱ１３のすべては、ロウアドレスデコー
ダＸＤＣＲから出力される５ｖ系の選択信号に対してオ
ン状態にされる。それ故に、ロウアドレスデコーダＸＤ
ＣＲの出力がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号７１は、は％
’　ＯＶのロウレベルにされる。この場合、例えば、ロ
ウアドレスデコーダＸＤＣＲから出力される信号のうち
、ワード線Ｗ１に対応される信号かはソ“５ｖのハイレ
ベル（選択レベル）なら、ＭＯ３ＦＥＴＱＩ　１は、そ
のゲートに加わる電圧がそのソースに加わる電圧に対し
て相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線Ｗ１は、回路Ｒ−Ｖｐｐ
によってほり書き込み電圧ＶＰＩ）のレベルのハイレベ
ルＶのロウレベルなら、ＭＯ３ＦＥＴＱＩ　２はオン状
態のままにされる。それ故に、ワード線Ｗ２は、ロウア
ドレスデコーダＸＤＣＲによってはソＯｖのロウレベル
にされる。

第１図におい°ζは、メモリアレイＭＯＡ、ＭＯＢない
し、Ｍ７Ａ、Ｍ７Ｂのそれぞれに対して共通データ線Ｃ
Ｄ０Ｏ，ＣＤ０ＩないしＣＤ７０．ＣＤ７１が設けられ
ている。各メモリアレイの各データ線とそのメモリアレ
イに対応される共通データ線との間には、カラムスイッ
チ回路Ｃ３ＷＯＡ。

Ｃ３ＷＯＢないしＣ３Ｗ７Ａ、Ｃ３Ｗ７Ｂが設けられて
いる。

複数のカラムスイッチ回路は、互いに同じ構成にされて
いる０図面の複雑化を防ぐために、第１図においては、
カラムスイッチ回路Ｃ３ＷＯＡの構成のみが具体的に示
されている。カラムスイッチ回路Ｃ３ＷＯＡは、図示の
ようなカラムスイッチＭＯ３ＦＥＴＱ？ないしＱ９から
構成されている。

カラムアドレスデコーダＹＤＣＲは、それに供給される
相補アドレス信号ａｊ＋ｌ、ａＪ＋１〜ａｋ、ａｋに従
い、メモリアレイＭＯＡ、ＭＯＢ〜Ｍ？Ａ、Ｍ７Ｂのデ
ータ線りを選択するための選択信号を形成する。カラム
アドレスデコーダＹＤＣＲは、ロウアドレスデコーダＸ
ＤＣＲと同様に５ｖ系の電源電圧によって動作される。

カラムアドレスデコーダＹＤＣＲから出力される選択信
号は、カラムスイッチ回路の制御の゛ために利用される
。ここで、カラムスイッチ回路は、書き込み動作におい
て、書き込み電圧レベルの書き込み信号を伝送できる能
力が必要とされる。カラムスイッチＭＯ３ＦＥＴを十分
にオンオフさせることができるようにするため、カラム
アドレスデコーダＹＤＣＲの出力端子とカラムスイッチ
ＭＯ３ＦＥＴのゲート、すなわち、カラム選択線との間
には、ディプレッション型ＭＯＳ　Ｆ　ＥＴＱ　１４〜
Ｑ１６が配置されている。これらＭＯ５ＦＥＴＱ１４な
いしＱ１６のゲートには、前記ＭＯ３ＦＥＴＱＩＩない
しＱ１３と同様に、内部書き込み制御信号７１が供給さ
れる。カラム選択線のそれぞれと書き込み電圧端子ｖｐ
ｐとの間には、書き込み高電圧回路Ｒ−Ｖｐｐが設けら
れている。

上記共通データ線ＣＤ０Ｏは、外部端子ＤＯから入力さ
れる書き込み信号を受ける書き込み回路ＷＯＡの出力端
子に直接結合されている。

上記類似の構成とされた他方のメモリアレイＭＯＢの共
通データ線ＣＤ０Ｉは、上記外部端子ＤＯから入力され
る書き込み信号を受ける書き込み回路ＷＯＢの出力端子
に直接結合されている。

書き込み回路ＷＯＡ及びＷＯＢは、信号保持回路と出力
回路（図示しない）とからなる、書き込み回路ＷＯＡに
おける信号保持回路（図示しない）は、後述する制御回
路Ｃ０ＮＴから制御信号；０が出力されると、それに応
じて外部端子ＤＯに供給されている書き込み信号を取り
込むように構成されている。これに対して書き込み回路
ＷＯＢにおける信号保持回路は、制御回路Ｃ０ＮＴから
制御信号ａＯが出力されると、それに応じて外部端子Ｄ
Ｏに供給されている書き込み信号を取り込むように構成
されている。特に制限されないが、制御信号ａｏ、ａＯ
は、ＥＰＲＯＭ装置の外部端子ＡＯに供給される１ビツ
トのアドレス信号に基づいて形成される相補信号である
。それ故に、書き込み回路ＷＯＡとＷＯＢにおける信号
保持回路は、アドレス信号ＡＯの変化に応じて相補的な
タイミングを持って書き込みデータ信号を取り込む。

書き込み回路ＷＯＡ及びＷＯＢにおける出力回路は、書
き込み電圧Ｖｌ）Ｐを受けるようにされ、その動作が制
御回路Ｃ０ＮＴから出力される書き込みパルス；１によ
って制御されるように構成される。これらの出力回路は
、書き込みパルスｗｅがはＶ’　５　Ｖのようなハイレ
ベルなら、その出力インピーダンスが高インピーダンス
状態となるようにされる。これらの出力回路は、また、
書き込みパルスｗｅがはゾＯｖのようなロウレベルなら
、それぞれに対応されたｉ号保持回路の信号レベルに応
じて、はソ゛０ボルトのロウレベル又ははソ書き込み電
圧ＶｐＰのハイレベルの書き込み電圧を、対応する共通
データ線に出力する。

それ故に、メモリアレイＭＯＡ及びＭＯＢの選択された
メモリセルへのデータの書き込みは、書き込みパルス；
１がロウレベルにされることによって、書き込み回路Ｗ
ＯＡ、ＷＯＢから書き込み高電圧が同時に出力されると
、それに応じて同時に実行される。

７５、ｎ書き込み回路ＷＯＡ及びＷＯＢば、メモリアレイＭＯＡ
、ＭＯＨに一対一に設けられているのに対し、読み出し
回路ＲＯは、上記一対のメモリアレイＭＯＡ、ＭＯＢに
対して共通に設けられている。読み出し回路ＲＯの入力
端子と一対の共通データ線ＣＤ０Ｏ，ＣＤ０Ｉの間には
、伝送ゲートＭＯ３ＦＥＴＱＩ？、Ｑ１８が設けられて
いる。

上記伝送ゲートＭＯ５ＦＥＴＱＩ　？、Ｑｌ　８のゲー
トには、制御回路Ｃ０ＮＴによって形成された制御信号
τ０−ｗｅとａｏ−ｗｅがそれぞれ供給される。制御信
号ａＱ−ｗｅは、ＥＰＲＯＭ装置が読み出し動作状態に
され、かつアドレス信号が伏悠にされるので、メモリア
レイＭＯＡからの読み出し信号を増幅して外部端子ＤＯ
から送出する。

泰斗；これに対し、制御信号ａＯ・７τは、アドレス信
号が奇数アドレスを示している時にハイレベルにされる
。上記伝送ゲー）ＭＯ３ＦＥＴＱＩ７及びＱ１８は、そ
のゲートに加えられる制御信号のハイレベルによってオ
ン状態にされる。

それ故に、共通データ線ＣＤ０Ｏ，ＣＤ０Ｌは、択一的
に読み出し回路ＲＯの入力端子に結合されろう読み出し回路ＲＯは、センスアンプと、その出力を受け
る出カバソファ（いずれも図示しない）から構成される
。

センスアンプは、特に制限されないが、上記伝送ゲート
ＭＯＳＦＥＴ０．１７又はＱ１８を介して共通データ線
ＣＤ０Ｏ又はＣＤ０Ｉにバイアス電流を供給するための
バイアス回路を持つ、バイアス回路は、制御回路Ｃ０Ｎ
Ｔから供給される読み出し制御信号ｏｅによって動作状
態にされ、その動作状態においてバイアス電流を出力す
る。バイアス回路は、適当なレベル検出機能を持つよう
にされる。これによって、読み出し回路ＲＯの入力レベ
ルが所定電位以下の時にバイアス電流が形成され、入力
レベルが所定電位に達するとバイアス電流が実質的に０
になるようにされる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭＯＡ内の選択されたメモリセルが高いし
きい値電圧（“０゛）をもうている場合、共通データ線
ＣＤ０Ｏと回路の接地点との間に直流電流通路が形成さ
れない、この場合、伝送ゲートＭＯＳＦＥＴＱＩ　７が
オン状態にされているなら、共通データ線ＣＤ０Ｏ（Ｃ
ＤＯＩ）は、センスアンプからの電流供給によって比較
的ハイレベルにされる。センスアンプにおけるバイアス
回路からのバイアス電流の供給は、共通データ線ＣＤ０
Ｏが所定電位に達すると実質的に停止される。

それ故に、共通データ線のハイレベルは、比較的低い電
位に制限される。

これに対して、メモリアレイＭＯＡ内の選択されたメモ
リセルが低いしきい値電圧をもっている場合、共通デー
タ線ＣＤ０Ｏと回路の接地点との間にカラムスイッチ回
路Ｃ５ＷＯＡ、データ線、選択されたメモリセル及びＭ
Ｏ３ＦＥＴＱＩ　Ｏを介する直流電流経路が形成される
。それ故に、共通データ線ＣＤ０Ｏは、バイアス回路か
ら供給されるバイアス電流にかかわらずにロウレベルに
される。

伝送ゲートＭＯ５ＦＥＴＱ１　Ｂがオン状態にされた時
の共通データ線ＣＤ０Ｉのレベルは、上記共通データ線
ＣＤＧＯのそれと同様にされる。

このようなバイアス回路による共通データ線ＣＤ０Ｏ（
ＣＤＯＩ）のハイレベルとロウレベルとの振幅制限は、
次の利点をもたらす、すなわち、共通データ線ＣＤ０Ｏ
（ＣＤＯＩ）等に信号変化速度を制限する浮遊容量等の
容量が存在するにかかわらずに、読み出しの高速化を図
ることができる。言い換えると、複数のメモリセルから
のデータを次々に読み出すような場合において共通デー
タ線ＣＤ０Ｏ（ＣＤＯＩ）の一方のレベルが他方のレベ
ルへ変化させられるまでの時間を短くすることができる
。

読み出し回路ＲＯにおける出カバソファは、その動作が
読み出し制御信号ｏｓによって制御されるように構成さ
れる。

出力バッファは、制御信号Ｏｅがはゾ５ｖのようなハイ
レベルなら、センスアンプから供給される信号と対応す
るレベルのデータ信号をデータ入出力端子ＤＯに出力す
る。これに対し、出カバソファは、制御信号ｏｅがはＶ
ＱＶのロウレベルなら、高出力インピーダンス状態とな
るようにされる。これによって、出カバソファは、書き
込み動作時にデータ入出力端子Ｄｏに供給される書き込
みデータ信号のレベルを制限しないようにされる。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧ＶｐＰ
、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ
及びアドレス信号ＡＯに応じて各種の制御信号を形成す
る。

書き込みパルスｉは、そのレベルが端子Ｖｐｐ、ＯＥ及
びＣＥに供給される制御信号によって決定される。書き
込みパルス１１は、書き込み電圧端子Ｖｐρが１２Ｖ程
度の書き込み電圧レベルの高い電圧にされ、しかも出力
イネーブル信号ＯＥがハイレベルにされている時にチッ
プ選択信号ＧＥがロウレベルにされると、それに応じて
ロウレベルにされる。この書き込みパルス宜は、端子Ｖ
Ｐｐがはゾ電源電圧Ｖｃｃのレベル又はは譬゛接地電位
のレベルにされている時、端子ＶｐＰが高電圧にされて
る時であってもチップイネーブル信号ＧＥがハイレベル
にされている時、及び出力イネーブル信号ＯＥがロウレ
ベルにされている時、それに応じてハイレベルにされる
。

相補アドレス信号ａＯ＋７０は、アドレス信号ＡＯに基
づいて形成される。

制御信号ｏｅは、チップイネーブル信号ＣＥと出力イネ
ーブル信号ＯＥとに基づいて形成され、それらの信号が
共にロウレベルなら、それに応じてハイレベルにされる
。

信号１０・マ１及びａＯ・；τは、相補アドレス信号１
０及びａＯと書き−込みバルスマ１とに基づいて形成さ
れ、書き込みパルスｉτがハイレベルナラ、その一方が
ハイレベルにされ、他方がロウレベルにされる。これら
の信号丁０−７１及びａＯ・７１は、書き込みパルス；
１がロウレベルなら、相補アドレス信号ａＱ及びａＯの
レベルにかかわらずにロウレベルにされる。

したがって、端子Ｖｆ１１）が高電圧にされ、信号Ｏ百
がハイレベルにされている時において上記チ・ノブ選択
信号ＣＥがロウレベルにされると書き込み回路ＷＯＡ、
ＷＯＢ等は非選択状態にされ、それぞれの出力はハイイ
ンピーダンス状態にされる。

この状態において、信号ＯＥがロウレベルにされると、
その出力ハイインピーダンス状態にされていた読み出し
回路ＲＯ等が動作状態にされ、読み出し動作が実行され
る。

上記高電圧ｖｐｐが５Ｖ又は回路の接地電位であって、
チップ選択信号ＣＥと出力イネーブル信号ＯＥがロウレ
ベルにされると、上記書き込み回路ＷＯＡ、ＷＯＢ等は
、非動作状態にされ、その出力がハイインピーダンス状
態にされる。この時、読み出し回路が動作状態にされ、
データの読み出しが行われる。

次に、第２図に示したタイミング図に従って、上記実施
例のＥＰＲＯＭの書き込み動作を説明する。

書き込み動作においては、予めｆき込み高電圧端子Ｖｉ
ａｌ）かは＼１２Ｖの高電圧にされ、端子ＯＥ及びＣＢ
かはｖ５ｖのハイレベルにされている。

そして、アドレス信号Ａ１〜Ａｋによって各メモリアレ
・イＭＯＡ、ＭＯＢ−Ｍ７Ａ、Ｍ７Ｂのそれぞれの１つ
のワード線とデータ線とが選択状態にされる。この時、
外部アドレス信号ＡＯがハイレベルにされているなら、
それによって書き込み回路ＷＯ／’、−Ｗ？Ａが動作状
態にされる。これにより、外部端子Ｄｏ−Ｄ７に供給さ
れている書き込みデータ信号ｄ００〜ｄ１７は、一方の
メモリアレイＭＯＡ−Ｍ７Ａに対して設けられた書き込
み回路ＷＯＡ−Ｗ？Ａに取り込まれて保持される。

この動作は、単に書き込み信号ｄ００−ｄ１７を取り込
むだけであるので、極めて高速に行える。。

したがうて、上記アドレス信号ＡＯのハイレベルの期間
は極短くされて良い０次に、アドレス信号ＡＯがハイレ
ベルにされると、それに応じて他方のメモリアレイＭＯ
Ｂ−Ｍ、７Ｂに対して設けられた書き込み回路ＷＯ８−
Ｗ７Ｂが動作状態にされ、外部端子ＤＯ〜Ｄ７に供給さ
れている書き込みデータ信号ｄｌｏ〜ｄ１７がそれらの
回路ＷＯＢ〜Ｗ７Ｂに取り込まれる。このような動作タ
イミングに合わせて、チップイネーブル信号ＣＥが第２
図に示されようにロウレベルにされると、それに応じて
書き込みパルスマ１が第２図のようにロウレベルにされ
る゛。書き込みパルスｗｅのロウレベルによって、書き
込み回路ＷＯＡ、ＷＯＢないしＷ？Ａ、Ｗ７Ｂに取り込
まれたデータ信号は、対応する共通データ線、カラムス
イッチ及びデータ線を介してメモリアレイの選択状態の
メモリセルに供給される。すわなち、１回の書き込み動
作で、１６ビツトからなるデータのＷＩ８込みを行うこ
とができる。

新たなアドレス信号Ａ１〜Ａｋの設定とアドレス信号Ａ
Ｏの変化と、チップイネーブル信号ＣＥの変化に応じて
、第１図のメモリアレイの複数のメモリセルのそれぞれ
に、データが書き込まれる。

おな、書き込み動作後の読み出し動作、すなわちベリフ
ァイ動作は、チップイネーブル信号ＣＥをロウレベルに
した状態において、出力イネーブル信号ｏＥをロウレベ
ルにすることにより実行される。

読み出し動作の時には、アドレス信号ａＱ、ａＱに従っ
て、伝送ゲートＭＯＳＦＥＴＱ１７．Ｑ１８が選択的に
オン状態にされるので、上記アドレス信号ＡＯとＡ１−
とにより選択状態にされる８ビツトからなるデータの読
み出しを行うことができる。すなわち、この実施例のＥ
ＰＲＯＭ装置からのデータアクセスは、本発明が通用さ
れていなｔ＋）ＥＰＲＯＭ装置からのそれと同じにでき
る。

〔効　果〕

（ｌ＞　−対のメモリアレイに対して一対の書き込み回
路を設けることにより、形式的には２つのサイクルによ
り書き込みデータの取り込みを行うが、この書き込みデ
ータの取り込みに要する時間は極めて短時間に行うこと
ができる。これにより、実質的なメモリセルへの書き込
み時間は、上記取り込んだ書き込みデータに従い２倍の
メモリセルに対して同時に行うから、はり２倍もの速度
で行うことができるという効果が得られる。

（２）一対のメモリアレイを同時に選択状態にすること
によって、次々と記憶情報の読み出しを行うとき、奇数
番のアドレスが割り当てられたメモリアレイがすでに選
択状態にされているから、高速読み出しが可能になる。

（３）上記（２）のように、アドレス信号を歩進させて
次々にメモリセルの読み出しを行う時、アドレスデコー
ダ回路の動作サイクル数が半減する。これによって、ア
ドレスデコーダやアドレスバッファを信号の変化時しか
電流消費を行わないＣＭＯ３回路により構成した場合に
は、より低消費電力化を図ることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、　ｆｌＪえば、メモリ
アレイの数は、単位のワードを構成するビット数に従っ
て決定されるものであるつ例えば、１ワードを４ビツト
とする場合、データ端子はＤＯ〜Ｄ３の４本とされ、・
を対のメモリアし・イ及びをき込み回路を設ければ良い
にの発明におけるそれぞれのメモリアレイは、半導体基
板上に配置されるメモリマントと必ずしも一対−に対応
されなくて良い。例えば、パリティビットの設定の必要
性から１組のデータが奇数ビットから構成される場合に
おいて、その奇数ビットのそれぞれに一対一に対応した
メモリマントを考えることは、次の点から好ましいと言
えない。

すなわち、複数のメモリマントは、通常半導体基板上に
行列配置される。この場合、メモリマトリックスが奇数
個なら、通常、方形パターンとされる半導体基板上に空
きスペースが生ずることになる。半導体基板表面の有効
活用のために、例えば、１つのメモリアレイに対して複
数ビットのデータのアクセスが可能となるように複数の
共通データ線と複数のカラムスイッチを設けることがで
きる。

例えば、１組のデータが９ビツトからなる場合、その９
ビツトのデータを４ビツトのデータと５ビツトのデータ
とに分けて２つのメモリアレイから得るようにすること
ができる。この場合、２つのメモリアレイが相互に同じ
サイズになるようにするため、４ビツトのデータの複数
と５ビツトのデータの複数が２つのメモリアレイに交互
に設定される。

各書き込み回路に対するデータ取り込み制御は、ＥＰＲ
ＯＭ装置の利用複雑化を避けるために、実施例のように
アドレス信号によって行われることが望ましい、・しか
しながら、必要なら、データ取り込み制御のためにＥ　
Ｐ　ＲＯＭ装置に、そのための専用の制御端子が設けら
れても良い。専用の制御端子の設置が望ましくないなら
ば、例えばチップイネーブル端子ＣＢのような制御端子
に、電源電圧Ｖｃｃレベルを越えるような特別なレベル
の信号を検出する検出回路が設けられ、この検出回路の
出力によってデータ取り込みの制御が実行されるように
されてもよい。

１つのデータ入出力端子、例えばＤＯに結合される杏き
込み回路ＷＯＡとＷＯＢは、両方とも信号保持回路を持
っている。しかしながら、書き込み回路ＷＯＡとＷＯＢ
のうちの書き込まれるべきデータ信号が後のタイミング
において与えられる書き込み回路は、信号保持回路を持
っていなくてもよい。また、各回路は、ＮチャンネルＭ
Ｏ３ＦＥＴ又はＰチャンネルＭＯ３ＦＥＴの一方のみで
構成するものの他、ＮチャンネルＭＯ３ＦＥＴとＰチャ
ンネルＭＯ３ＦＥＴとの組み合わせにより構成されるＣ
ＭＯ３回路であってもよい。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
通用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥＥＰＲＯＭ等の半導体
記憶装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたＥＰＲＯＭ装置の一実
施例を示す回路図、第２図は、その書き込み動作の一例を説明するためのタ
イミング図である。ＸＤＣＲ，ＹＤＣＲ・・アドレスデコーダ、Ｍ−ＡＲＹ
Ｏ，ＭＯＡ、ＭＯＢ〜Ｍ７Ａ、Ｍ２Ｒ・・メモリアレイ
、ＷＯＡ、ＷＯＢ〜Ｗ？Ａ、Ｗ７Ｂ・・書き込み回路、
ＲＯ〜Ｒ７・・読み出し回代理人弁理士　向Ｗ　　門人
＼さう。

Claims

【特許請求の範囲】１、ゲートに結合されるワード線の選択レベルに対して
高いしきい値電圧又は低いしきい値電圧を持つように電
気的な書き込みが行われる記憶素子がマトリックス配置
されて構成されたメモリアレイと、メモリアレイの各デ
ータ線にそれぞれカラム選択回路を介して共通に結合さ
れる複数の共通データ線と、これらの共通データ線にそ
れぞれその出力が結合された複数の書き込み回路と、読
み出し制御信号と所定のアドレス信号により選択的に動
作状態にされるスイッチ回路を介して上記共通データ線
のそれぞれのデータがその入力に供給される読み出し回
路とを含むことを特徴とする半導体記憶装置。２、上記メモリアレイは、上記書き込み回路に一対一に
設けられた複数のメモリアレイから構成され、上記複数
の書き込み回路の入力端子と上記読み出し回路の出力端
子とは共通の外部端子に結合されるものであり、上記書
き込み回路のそれぞれは、それぞれの対応するメモリア
レイに割り当てられたアドレス信号と書き込み動作制御
信号に従って動作状態にされ、外部端子から供給された
書き込み信号を保持する機能を持つものであることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。３、上記記憶素子は、ＦＡＭＯＳトランジスタであるこ
とを特徴とする特許請求の範囲第１又は第２項記載の半
導体記憶装置。