JPS6180597A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6180597A JPS6180597A JP59199576A JP19957684A JPS6180597A JP S6180597 A JPS6180597 A JP S6180597A JP 59199576 A JP59199576 A JP 59199576A JP 19957684 A JP19957684 A JP 19957684A JP S6180597 A JPS6180597 A JP S6180597A
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- circuit
- signal
- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
FAMO3(フローティングゲート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ)を記
憶素子(メモリセル)とするEPROM (エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ)装
置に利用して有効な技術に関するものである。
FAMO3(フローティングゲート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ)を記
憶素子(メモリセル)とするEPROM (エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ)装
置に利用して有効な技術に関するものである。
FAMO3(フローティング・アバランシェインジェク
ションMO3FET)のような半導体素子を記憶素子(
メモリセル)とするEPROM装置が公知である(例え
ば、特開昭54−152933号公暢参照)。
ションMO3FET)のような半導体素子を記憶素子(
メモリセル)とするEPROM装置が公知である(例え
ば、特開昭54−152933号公暢参照)。
EPROMのような半導体記憶装置においては、ラロー
ティングゲートに電荷を選択的に注入することによって
、その電気的な書き込みを行うものであるので、1回の
書き込み(書き込み動作サイクル)に比較的長い時間を
要する。EFROMの大記憶容量化に伴い、それに比例
して書き込み時間が長くなるものである。
ティングゲートに電荷を選択的に注入することによって
、その電気的な書き込みを行うものであるので、1回の
書き込み(書き込み動作サイクル)に比較的長い時間を
要する。EFROMの大記憶容量化に伴い、それに比例
して書き込み時間が長くなるものである。
この発明の目的は、高速書き込みを実現した半導体記憶
装置を提供することにある。
装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、1つの外部端子に対して複数の書き込み回路
を設け、書き込み信号をそれぞれの書き込み回路に取り
込んだ後、それぞれの書き込み回路の書き込みデータを
メモリアレイに供給することによって、複数の書き込み
データの同時書き込みを行わせるようにするものである
。
を設け、書き込み信号をそれぞれの書き込み回路に取り
込んだ後、それぞれの書き込み回路の書き込みデータを
メモリアレイに供給することによって、複数の書き込み
データの同時書き込みを行わせるようにするものである
。
第1図には、この発明をEPROM装置に適用した場合
のメモリアレイ部の一実施例の回路図が示されている。
のメモリアレイ部の一実施例の回路図が示されている。
同図の各回路素子は、特に制限されないが、公知のMO
5集積回路の製造技術によって、1個の単結晶シリコシ
のような半導体基板上において形成される。
5集積回路の製造技術によって、1個の単結晶シリコシ
のような半導体基板上において形成される。
この実施例のEPROM装置は、特に制限されないが、
8つのデータ入出力端子DOないしD7を持つようにさ
れ、8ピント構成のデータの書き込み及び読み出しが可
能のようにされる。EPROM装置は、+5ボルトのよ
うな電源電圧と、十数ボルトのような高いレベルの書き
込み電圧vppとによって動作される。EPROM装置
は、通常の読み出し動作において+5vのような電源電
圧Vccによって動作される。EPROM装置は、アド
レス入力端子AOないしAk(図示しない)を介して供
給される外部アドレス信号、及び制御端子CE、OEを
介して供給されるチップイネーブル信号、出力イネーブ
ル信号によってその動作が制御される。
8つのデータ入出力端子DOないしD7を持つようにさ
れ、8ピント構成のデータの書き込み及び読み出しが可
能のようにされる。EPROM装置は、+5ボルトのよ
うな電源電圧と、十数ボルトのような高いレベルの書き
込み電圧vppとによって動作される。EPROM装置
は、通常の読み出し動作において+5vのような電源電
圧Vccによって動作される。EPROM装置は、アド
レス入力端子AOないしAk(図示しない)を介して供
給される外部アドレス信号、及び制御端子CE、OEを
介して供給されるチップイネーブル信号、出力イネーブ
ル信号によってその動作が制御される。
この実施例に従うと、アドレス入力端子AQないしAk
のうちのAOに加えられるアドレス信号は、一種の動作
制御信号とみなされる。残りの端子AIないしAkに加
えられるアドレス信号は、複数のメモリセルを直接的に
選択するための信号とされる。端子AIないしAkのう
ちのAIないしAjに加えられるアドレス信号は、ロウ
アドレス信号もしくはXアドレス信号とみなされ、残り
のAj+1ないしAkに加えられるアドレス信号は、カ
ラムアドレス信号もしくはYアドレス信号とみなされる
。
のうちのAOに加えられるアドレス信号は、一種の動作
制御信号とみなされる。残りの端子AIないしAkに加
えられるアドレス信号は、複数のメモリセルを直接的に
選択するための信号とされる。端子AIないしAkのう
ちのAIないしAjに加えられるアドレス信号は、ロウ
アドレス信号もしくはXアドレス信号とみなされ、残り
のAj+1ないしAkに加えられるアドレス信号は、カ
ラムアドレス信号もしくはYアドレス信号とみなされる
。
特に制限されないが、端子AOのロウレベルによってE
PROM装置の偶数アドレスが指示されているとみなさ
れ、ハイレベルによって奇数アドレスが指示されている
とみなされる。
PROM装置の偶数アドレスが指示されているとみなさ
れ、ハイレベルによって奇数アドレスが指示されている
とみなされる。
この実施例に従うと、1つのデータ入出力端子に対して
複数のメモリアレイが対応される0例えば、データ入出
力端子DOには、2つのメモリアレイMOA及びMOB
が対応される。それ故に、EPROM装置は、合計8対
のメモリアレイMOA、MOB−M?A、M2Rを持つ
、1つのメモリアレイ、例えば代表として例示的に示さ
れているメモリアレイMOAは、複数のFAMOSトラ
ンジスタ(不揮発性メモリ素子・・MO5FETQ1〜
Q6)と、ワード線W1.W2〜Wm及びデータ線Di
、D2〜Dnとにより構成されている。メモリアレイM
OAにおいて、同じ行に配置されたFAMOSトランジ
スタQl 〜Q3 (Q4〜Q6)のコントロールゲー
トは、それぞれ対応するワード線Wl、W2〜Wmに接
続され、同じ列に配置されたFAMOSトランジスタQ
1〜Q3、Q4〜Q6のドレインは、それぞれ対応する
データ線D1.D2に接続されている。
複数のメモリアレイが対応される0例えば、データ入出
力端子DOには、2つのメモリアレイMOA及びMOB
が対応される。それ故に、EPROM装置は、合計8対
のメモリアレイMOA、MOB−M?A、M2Rを持つ
、1つのメモリアレイ、例えば代表として例示的に示さ
れているメモリアレイMOAは、複数のFAMOSトラ
ンジスタ(不揮発性メモリ素子・・MO5FETQ1〜
Q6)と、ワード線W1.W2〜Wm及びデータ線Di
、D2〜Dnとにより構成されている。メモリアレイM
OAにおいて、同じ行に配置されたFAMOSトランジ
スタQl 〜Q3 (Q4〜Q6)のコントロールゲー
トは、それぞれ対応するワード線Wl、W2〜Wmに接
続され、同じ列に配置されたFAMOSトランジスタQ
1〜Q3、Q4〜Q6のドレインは、それぞれ対応する
データ線D1.D2に接続されている。
上記FAMO5l−ランジスタの共通ソース線C8は、
特に制限されないが、書込み信号71を受けるディプレ
ッション型MO5FETQ10G介して接地されている
。このMO3FETQI Oは、次の理由によって設け
られている。すなわち、メモリセル、例えはQlにデー
タを書き込む場合には、ワード線W1に書き込みレベル
の高電圧が与えられ、データ線D1に書き込むべきデー
タに従った高電圧もしくははゾOvの低電圧が与えられ
る。この場合、選択データ線D1に結合された非選択と
されるべきメモリセルQ2ないしQ3のフローティング
ゲートは、それとデータ線D1との不所望な静電結合に
よって、データ線D1が高電位にされると、それに応じ
てその電位が不所望に上昇されてしまう、その結果、非
選択であることによってオフ状態に維持されるべきメモ
リセルQ2ないしQ3が不所望に導通してしまう、すな
わち、非選択であるべきメモリセルにリーク電流が流れ
てしまい、選択されるべきメモリセルQ1に流れるべき
書き込み電流が減少されてしまう0図示のMO3FET
QI Oは、書き込み時の上記内部制御信号1pロウレ
ベルによってそのコンダクタンスが比較的小さくされる
。これにより、書き込み時に流される書き込み電流によ
って生ずる共通ソース線C3(7)電位は、MO3FE
TQIOのコンダクタンスが比較的小さくされることに
よって比較的高い電位にされる。この共通ソース線C3
の電位が比較的高くされるとFAMOSトランジスタは
、基板効果によってそのしきい値電圧は比較的高くされ
る。このように、非選択とされるべきFAMO5)ラン
ジスタの実効的なしきい値電圧が高くされる結果として
その非選択とされるべきFAMOSトランジスタに流れ
るリーク電流を小さくできる。これによって、書き込み
高電圧によって形成された書き込み電流が効率よ(選択
されたFAMO3I−ランジスタに供給されるので、効
率的な書き込み動作を行うことができる。
特に制限されないが、書込み信号71を受けるディプレ
ッション型MO5FETQ10G介して接地されている
。このMO3FETQI Oは、次の理由によって設け
られている。すなわち、メモリセル、例えはQlにデー
タを書き込む場合には、ワード線W1に書き込みレベル
の高電圧が与えられ、データ線D1に書き込むべきデー
タに従った高電圧もしくははゾOvの低電圧が与えられ
る。この場合、選択データ線D1に結合された非選択と
されるべきメモリセルQ2ないしQ3のフローティング
ゲートは、それとデータ線D1との不所望な静電結合に
よって、データ線D1が高電位にされると、それに応じ
てその電位が不所望に上昇されてしまう、その結果、非
選択であることによってオフ状態に維持されるべきメモ
リセルQ2ないしQ3が不所望に導通してしまう、すな
わち、非選択であるべきメモリセルにリーク電流が流れ
てしまい、選択されるべきメモリセルQ1に流れるべき
書き込み電流が減少されてしまう0図示のMO3FET
QI Oは、書き込み時の上記内部制御信号1pロウレ
ベルによってそのコンダクタンスが比較的小さくされる
。これにより、書き込み時に流される書き込み電流によ
って生ずる共通ソース線C3(7)電位は、MO3FE
TQIOのコンダクタンスが比較的小さくされることに
よって比較的高い電位にされる。この共通ソース線C3
の電位が比較的高くされるとFAMOSトランジスタは
、基板効果によってそのしきい値電圧は比較的高くされ
る。このように、非選択とされるべきFAMO5)ラン
ジスタの実効的なしきい値電圧が高くされる結果として
その非選択とされるべきFAMOSトランジスタに流れ
るリーク電流を小さくできる。これによって、書き込み
高電圧によって形成された書き込み電流が効率よ(選択
されたFAMO3I−ランジスタに供給されるので、効
率的な書き込み動作を行うことができる。
なお、読み出し動作時には、上記制御信号四のハイレベ
ルによってMO3FETQIOのコンダクタンスは、比
較的大きくされる。これにより、論理“1”書き込みの
FAMOSトランジスタに流れる電流を太き(できるか
ら、読み出し速度を速くすることができる。
ルによってMO3FETQIOのコンダクタンスは、比
較的大きくされる。これにより、論理“1”書き込みの
FAMOSトランジスタに流れる電流を太き(できるか
ら、読み出し速度を速くすることができる。
この実施例のEPROM装置は、外部端子AIないしA
k(図示しない)を介して供給されるX。
k(図示しない)を介して供給されるX。
Yアドレス信号を受ける図示しないアドレスバッファを
含む。アドレスバッファによって形成された相補アドレ
ス信号al、alないしak、7には、アドレスデコー
ダXDCR,YDCRに供給される。特に制限されない
が、図示しないアドレスバッファは、制御回路C0NT
によって形成されるチップ選択信号ceによって活性化
されることによって、外部端子からのアドレス信号を取
り込み、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と逆相のアドレス信号とからなる相補
アドレス信号を形成する。
含む。アドレスバッファによって形成された相補アドレ
ス信号al、alないしak、7には、アドレスデコー
ダXDCR,YDCRに供給される。特に制限されない
が、図示しないアドレスバッファは、制御回路C0NT
によって形成されるチップ選択信号ceによって活性化
されることによって、外部端子からのアドレス信号を取
り込み、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と逆相のアドレス信号とからなる相補
アドレス信号を形成する。
ロウアドレスデコーダXDCRは、それに供給される相
補アドレス信号aL丁1ないしaL丁jに従い、メモリ
アレイMOA、MOB−M7A、M7Bのワード線に供
給されるべき選択信号を形成する。ロウアドレスデコー
ダXDCRは、特に制限されないが、+5■の電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
XDCRは、5ポルト系の選択信号を形成する。これに
対して、メモリアレイによって必要とされる選択信号の
レベルは、読み出し動作において、例えばはW’ 5
Vのハイレベルとは奮’ovのロウレベルであり、書き
込み動作の時においてほり書き込み電圧Vl)Pレベル
のハイレベルとは’j’ OVのロウレベルである。ロ
ウアドレスデコーダXDCRから出力される5V系の選
択信号に応答してメモリアレイのワード線をそれぞれ必
要とされるレベルにさせるために、ロウアドレスデコー
ダXDCRの出力端子とメモリアレイの各ワード線との
間にディプレッション型MO5FETQI 1ないし。
補アドレス信号aL丁1ないしaL丁jに従い、メモリ
アレイMOA、MOB−M7A、M7Bのワード線に供
給されるべき選択信号を形成する。ロウアドレスデコー
ダXDCRは、特に制限されないが、+5■の電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
XDCRは、5ポルト系の選択信号を形成する。これに
対して、メモリアレイによって必要とされる選択信号の
レベルは、読み出し動作において、例えばはW’ 5
Vのハイレベルとは奮’ovのロウレベルであり、書き
込み動作の時においてほり書き込み電圧Vl)Pレベル
のハイレベルとは’j’ OVのロウレベルである。ロ
ウアドレスデコーダXDCRから出力される5V系の選
択信号に応答してメモリアレイのワード線をそれぞれ必
要とされるレベルにさせるために、ロウアドレスデコー
ダXDCRの出力端子とメモリアレイの各ワード線との
間にディプレッション型MO5FETQI 1ないし。
13が設けられており、また、各ワード線と書き込み電
圧端子VIIPとの間には書き込み高電圧回路R−Vp
pが設けられている。書き込み高電圧回路R−Vρpは
、その詳細を図示しないが、端子vppと各ワード線と
の間にそれぞれ設けられた高抵抗ポリシリコン層からな
るような複数の高抵抗素子からなる。
圧端子VIIPとの間には書き込み高電圧回路R−Vp
pが設けられている。書き込み高電圧回路R−Vρpは
、その詳細を図示しないが、端子vppと各ワード線と
の間にそれぞれ設けられた高抵抗ポリシリコン層からな
るような複数の高抵抗素子からなる。
上記ディプレッション型MO3FETQ11ないしQ1
3は、そのゲートに制御回路C0NTがら出力される5
■系の内部書き込み制御信号W1が供給される。
3は、そのゲートに制御回路C0NTがら出力される5
■系の内部書き込み制御信号W1が供給される。
読み出し動作なら、内部書き込み制御信号1ははW’
5 Vのハイレベルにされる。この場合、MO3FET
QI 1ないしQ13のすべては、ロウアドレスデコー
ダXDCRから出力される5v系の選択信号に対してオ
ン状態にされる。それ故に、ロウアドレスデコーダXD
CRの出力がそのまま各ワード線に伝達される。
5 Vのハイレベルにされる。この場合、MO3FET
QI 1ないしQ13のすべては、ロウアドレスデコー
ダXDCRから出力される5v系の選択信号に対してオ
ン状態にされる。それ故に、ロウアドレスデコーダXD
CRの出力がそのまま各ワード線に伝達される。
書き込み動作なら、内部書き込み制御信号71は、は%
’ OVのロウレベルにされる。この場合、例えば、ロ
ウアドレスデコーダXDCRから出力される信号のうち
、ワード線W1に対応される信号かはソ“5vのハイレ
ベル(選択レベル)なら、MO3FETQI 1は、そ
のゲートに加わる電圧がそのソースに加わる電圧に対し
て相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線W1は、回路R−Vpp
によってほり書き込み電圧VPI)のレベルのハイレベ
ルVのロウレベルなら、MO3FETQI 2はオン状
態のままにされる。それ故に、ワード線W2は、ロウア
ドレスデコーダXDCRによってはソOvのロウレベル
にされる。
’ OVのロウレベルにされる。この場合、例えば、ロ
ウアドレスデコーダXDCRから出力される信号のうち
、ワード線W1に対応される信号かはソ“5vのハイレ
ベル(選択レベル)なら、MO3FETQI 1は、そ
のゲートに加わる電圧がそのソースに加わる電圧に対し
て相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線W1は、回路R−Vpp
によってほり書き込み電圧VPI)のレベルのハイレベ
ルVのロウレベルなら、MO3FETQI 2はオン状
態のままにされる。それ故に、ワード線W2は、ロウア
ドレスデコーダXDCRによってはソOvのロウレベル
にされる。
第1図におい°ζは、メモリアレイMOA、MOBない
し、M7A、M7Bのそれぞれに対して共通データ線C
D0O,CD0IないしCD70.CD71が設けられ
ている。各メモリアレイの各データ線とそのメモリアレ
イに対応される共通データ線との間には、カラムスイッ
チ回路C3WOA。
し、M7A、M7Bのそれぞれに対して共通データ線C
D0O,CD0IないしCD70.CD71が設けられ
ている。各メモリアレイの各データ線とそのメモリアレ
イに対応される共通データ線との間には、カラムスイッ
チ回路C3WOA。
C3WOBないしC3W7A、C3W7Bが設けられて
いる。
いる。
複数のカラムスイッチ回路は、互いに同じ構成にされて
いる0図面の複雑化を防ぐために、第1図においては、
カラムスイッチ回路C3WOAの構成のみが具体的に示
されている。カラムスイッチ回路C3WOAは、図示の
ようなカラムスイッチMO3FETQ?ないしQ9から
構成されている。
いる0図面の複雑化を防ぐために、第1図においては、
カラムスイッチ回路C3WOAの構成のみが具体的に示
されている。カラムスイッチ回路C3WOAは、図示の
ようなカラムスイッチMO3FETQ?ないしQ9から
構成されている。
カラムアドレスデコーダYDCRは、それに供給される
相補アドレス信号aj+l、aJ+1〜ak、akに従
い、メモリアレイMOA、MOB〜M?A、M7Bのデ
ータ線りを選択するための選択信号を形成する。カラム
アドレスデコーダYDCRは、ロウアドレスデコーダX
DCRと同様に5v系の電源電圧によって動作される。
相補アドレス信号aj+l、aJ+1〜ak、akに従
い、メモリアレイMOA、MOB〜M?A、M7Bのデ
ータ線りを選択するための選択信号を形成する。カラム
アドレスデコーダYDCRは、ロウアドレスデコーダX
DCRと同様に5v系の電源電圧によって動作される。
カラムアドレスデコーダYDCRから出力される選択信
号は、カラムスイッチ回路の制御の゛ために利用される
。ここで、カラムスイッチ回路は、書き込み動作におい
て、書き込み電圧レベルの書き込み信号を伝送できる能
力が必要とされる。カラムスイッチMO3FETを十分
にオンオフさせることができるようにするため、カラム
アドレスデコーダYDCRの出力端子とカラムスイッチ
MO3FETのゲート、すなわち、カラム選択線との間
には、ディプレッション型MOS F ETQ 14〜
Q16が配置されている。これらMO5FETQ14な
いしQ16のゲートには、前記MO3FETQIIない
しQ13と同様に、内部書き込み制御信号71が供給さ
れる。カラム選択線のそれぞれと書き込み電圧端子vp
pとの間には、書き込み高電圧回路R−Vppが設けら
れている。
号は、カラムスイッチ回路の制御の゛ために利用される
。ここで、カラムスイッチ回路は、書き込み動作におい
て、書き込み電圧レベルの書き込み信号を伝送できる能
力が必要とされる。カラムスイッチMO3FETを十分
にオンオフさせることができるようにするため、カラム
アドレスデコーダYDCRの出力端子とカラムスイッチ
MO3FETのゲート、すなわち、カラム選択線との間
には、ディプレッション型MOS F ETQ 14〜
Q16が配置されている。これらMO5FETQ14な
いしQ16のゲートには、前記MO3FETQIIない
しQ13と同様に、内部書き込み制御信号71が供給さ
れる。カラム選択線のそれぞれと書き込み電圧端子vp
pとの間には、書き込み高電圧回路R−Vppが設けら
れている。
上記共通データ線CD0Oは、外部端子DOから入力さ
れる書き込み信号を受ける書き込み回路WOAの出力端
子に直接結合されている。
れる書き込み信号を受ける書き込み回路WOAの出力端
子に直接結合されている。
上記類似の構成とされた他方のメモリアレイMOBの共
通データ線CD0Iは、上記外部端子DOから入力され
る書き込み信号を受ける書き込み回路WOBの出力端子
に直接結合されている。
通データ線CD0Iは、上記外部端子DOから入力され
る書き込み信号を受ける書き込み回路WOBの出力端子
に直接結合されている。
書き込み回路WOA及びWOBは、信号保持回路と出力
回路(図示しない)とからなる、書き込み回路WOAに
おける信号保持回路(図示しない)は、後述する制御回
路C0NTから制御信号;0が出力されると、それに応
じて外部端子DOに供給されている書き込み信号を取り
込むように構成されている。これに対して書き込み回路
WOBにおける信号保持回路は、制御回路C0NTから
制御信号aOが出力されると、それに応じて外部端子D
Oに供給されている書き込み信号を取り込むように構成
されている。特に制限されないが、制御信号ao、aO
は、EPROM装置の外部端子AOに供給される1ビツ
トのアドレス信号に基づいて形成される相補信号である
。それ故に、書き込み回路WOAとWOBにおける信号
保持回路は、アドレス信号AOの変化に応じて相補的な
タイミングを持って書き込みデータ信号を取り込む。
回路(図示しない)とからなる、書き込み回路WOAに
おける信号保持回路(図示しない)は、後述する制御回
路C0NTから制御信号;0が出力されると、それに応
じて外部端子DOに供給されている書き込み信号を取り
込むように構成されている。これに対して書き込み回路
WOBにおける信号保持回路は、制御回路C0NTから
制御信号aOが出力されると、それに応じて外部端子D
Oに供給されている書き込み信号を取り込むように構成
されている。特に制限されないが、制御信号ao、aO
は、EPROM装置の外部端子AOに供給される1ビツ
トのアドレス信号に基づいて形成される相補信号である
。それ故に、書き込み回路WOAとWOBにおける信号
保持回路は、アドレス信号AOの変化に応じて相補的な
タイミングを持って書き込みデータ信号を取り込む。
書き込み回路WOA及びWOBにおける出力回路は、書
き込み電圧Vl)Pを受けるようにされ、その動作が制
御回路C0NTから出力される書き込みパルス;1によ
って制御されるように構成される。これらの出力回路は
、書き込みパルスweがはV’ 5 Vのようなハイレ
ベルなら、その出力インピーダンスが高インピーダンス
状態となるようにされる。これらの出力回路は、また、
書き込みパルスweがはゾOvのようなロウレベルなら
、それぞれに対応されたi号保持回路の信号レベルに応
じて、はソ゛0ボルトのロウレベル又ははソ書き込み電
圧VpPのハイレベルの書き込み電圧を、対応する共通
データ線に出力する。
き込み電圧Vl)Pを受けるようにされ、その動作が制
御回路C0NTから出力される書き込みパルス;1によ
って制御されるように構成される。これらの出力回路は
、書き込みパルスweがはV’ 5 Vのようなハイレ
ベルなら、その出力インピーダンスが高インピーダンス
状態となるようにされる。これらの出力回路は、また、
書き込みパルスweがはゾOvのようなロウレベルなら
、それぞれに対応されたi号保持回路の信号レベルに応
じて、はソ゛0ボルトのロウレベル又ははソ書き込み電
圧VpPのハイレベルの書き込み電圧を、対応する共通
データ線に出力する。
それ故に、メモリアレイMOA及びMOBの選択された
メモリセルへのデータの書き込みは、書き込みパルス;
1がロウレベルにされることによって、書き込み回路W
OA、WOBから書き込み高電圧が同時に出力されると
、それに応じて同時に実行される。
メモリセルへのデータの書き込みは、書き込みパルス;
1がロウレベルにされることによって、書き込み回路W
OA、WOBから書き込み高電圧が同時に出力されると
、それに応じて同時に実行される。
75、n
書き込み回路WOA及びWOBば、メモリアレイMOA
、MOHに一対一に設けられているのに対し、読み出し
回路ROは、上記一対のメモリアレイMOA、MOBに
対して共通に設けられている。読み出し回路ROの入力
端子と一対の共通データ線CD0O,CD0Iの間には
、伝送ゲートMO3FETQI?、Q18が設けられて
いる。
、MOHに一対一に設けられているのに対し、読み出し
回路ROは、上記一対のメモリアレイMOA、MOBに
対して共通に設けられている。読み出し回路ROの入力
端子と一対の共通データ線CD0O,CD0Iの間には
、伝送ゲートMO3FETQI?、Q18が設けられて
いる。
上記伝送ゲートMO5FETQI ?、Ql 8のゲー
トには、制御回路C0NTによって形成された制御信号
τ0−weとao−weがそれぞれ供給される。制御信
号aQ−weは、EPROM装置が読み出し動作状態に
され、かつアドレス信号が伏悠にされるので、メモリア
レイMOAからの読み出し信号を増幅して外部端子DO
から送出する。
トには、制御回路C0NTによって形成された制御信号
τ0−weとao−weがそれぞれ供給される。制御信
号aQ−weは、EPROM装置が読み出し動作状態に
され、かつアドレス信号が伏悠にされるので、メモリア
レイMOAからの読み出し信号を増幅して外部端子DO
から送出する。
泰斗;これに対し、制御信号aO・7τは、アドレス信
号が奇数アドレスを示している時にハイレベルにされる
。上記伝送ゲー)MO3FETQI7及びQ18は、そ
のゲートに加えられる制御信号のハイレベルによってオ
ン状態にされる。
号が奇数アドレスを示している時にハイレベルにされる
。上記伝送ゲー)MO3FETQI7及びQ18は、そ
のゲートに加えられる制御信号のハイレベルによってオ
ン状態にされる。
それ故に、共通データ線CD0O,CD0Lは、択一的
に読み出し回路ROの入力端子に結合されろう 読み出し回路ROは、センスアンプと、その出力を受け
る出カバソファ(いずれも図示しない)から構成される
。
に読み出し回路ROの入力端子に結合されろう 読み出し回路ROは、センスアンプと、その出力を受け
る出カバソファ(いずれも図示しない)から構成される
。
センスアンプは、特に制限されないが、上記伝送ゲート
MOSFET0.17又はQ18を介して共通データ線
CD0O又はCD0Iにバイアス電流を供給するための
バイアス回路を持つ、バイアス回路は、制御回路C0N
Tから供給される読み出し制御信号oeによって動作状
態にされ、その動作状態においてバイアス電流を出力す
る。バイアス回路は、適当なレベル検出機能を持つよう
にされる。これによって、読み出し回路ROの入力レベ
ルが所定電位以下の時にバイアス電流が形成され、入力
レベルが所定電位に達するとバイアス電流が実質的に0
になるようにされる。
MOSFET0.17又はQ18を介して共通データ線
CD0O又はCD0Iにバイアス電流を供給するための
バイアス回路を持つ、バイアス回路は、制御回路C0N
Tから供給される読み出し制御信号oeによって動作状
態にされ、その動作状態においてバイアス電流を出力す
る。バイアス回路は、適当なレベル検出機能を持つよう
にされる。これによって、読み出し回路ROの入力レベ
ルが所定電位以下の時にバイアス電流が形成され、入力
レベルが所定電位に達するとバイアス電流が実質的に0
になるようにされる。
選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。
メモリアレイMOA内の選択されたメモリセルが高いし
きい値電圧(“0゛)をもうている場合、共通データ線
CD0Oと回路の接地点との間に直流電流通路が形成さ
れない、この場合、伝送ゲートMOSFETQI 7が
オン状態にされているなら、共通データ線CD0O(C
DOI)は、センスアンプからの電流供給によって比較
的ハイレベルにされる。センスアンプにおけるバイアス
回路からのバイアス電流の供給は、共通データ線CD0
Oが所定電位に達すると実質的に停止される。
きい値電圧(“0゛)をもうている場合、共通データ線
CD0Oと回路の接地点との間に直流電流通路が形成さ
れない、この場合、伝送ゲートMOSFETQI 7が
オン状態にされているなら、共通データ線CD0O(C
DOI)は、センスアンプからの電流供給によって比較
的ハイレベルにされる。センスアンプにおけるバイアス
回路からのバイアス電流の供給は、共通データ線CD0
Oが所定電位に達すると実質的に停止される。
それ故に、共通データ線のハイレベルは、比較的低い電
位に制限される。
位に制限される。
これに対して、メモリアレイMOA内の選択されたメモ
リセルが低いしきい値電圧をもっている場合、共通デー
タ線CD0Oと回路の接地点との間にカラムスイッチ回
路C5WOA、データ線、選択されたメモリセル及びM
O3FETQI Oを介する直流電流経路が形成される
。それ故に、共通データ線CD0Oは、バイアス回路か
ら供給されるバイアス電流にかかわらずにロウレベルに
される。
リセルが低いしきい値電圧をもっている場合、共通デー
タ線CD0Oと回路の接地点との間にカラムスイッチ回
路C5WOA、データ線、選択されたメモリセル及びM
O3FETQI Oを介する直流電流経路が形成される
。それ故に、共通データ線CD0Oは、バイアス回路か
ら供給されるバイアス電流にかかわらずにロウレベルに
される。
伝送ゲートMO5FETQ1 Bがオン状態にされた時
の共通データ線CD0Iのレベルは、上記共通データ線
CDGOのそれと同様にされる。
の共通データ線CD0Iのレベルは、上記共通データ線
CDGOのそれと同様にされる。
このようなバイアス回路による共通データ線CD0O(
CDOI)のハイレベルとロウレベルとの振幅制限は、
次の利点をもたらす、すなわち、共通データ線CD0O
(CDOI)等に信号変化速度を制限する浮遊容量等の
容量が存在するにかかわらずに、読み出しの高速化を図
ることができる。言い換えると、複数のメモリセルから
のデータを次々に読み出すような場合において共通デー
タ線CD0O(CDOI)の一方のレベルが他方のレベ
ルへ変化させられるまでの時間を短くすることができる
。
CDOI)のハイレベルとロウレベルとの振幅制限は、
次の利点をもたらす、すなわち、共通データ線CD0O
(CDOI)等に信号変化速度を制限する浮遊容量等の
容量が存在するにかかわらずに、読み出しの高速化を図
ることができる。言い換えると、複数のメモリセルから
のデータを次々に読み出すような場合において共通デー
タ線CD0O(CDOI)の一方のレベルが他方のレベ
ルへ変化させられるまでの時間を短くすることができる
。
読み出し回路ROにおける出カバソファは、その動作が
読み出し制御信号osによって制御されるように構成さ
れる。
読み出し制御信号osによって制御されるように構成さ
れる。
出力バッファは、制御信号Oeがはゾ5vのようなハイ
レベルなら、センスアンプから供給される信号と対応す
るレベルのデータ信号をデータ入出力端子DOに出力す
る。これに対し、出カバソファは、制御信号oeがはV
QVのロウレベルなら、高出力インピーダンス状態とな
るようにされる。これによって、出カバソファは、書き
込み動作時にデータ入出力端子Doに供給される書き込
みデータ信号のレベルを制限しないようにされる。
レベルなら、センスアンプから供給される信号と対応す
るレベルのデータ信号をデータ入出力端子DOに出力す
る。これに対し、出カバソファは、制御信号oeがはV
QVのロウレベルなら、高出力インピーダンス状態とな
るようにされる。これによって、出カバソファは、書き
込み動作時にデータ入出力端子Doに供給される書き込
みデータ信号のレベルを制限しないようにされる。
制御回路C0NTは、電源電圧Vccによって動作状態
にされ、外部端子から供給される書き込み高電圧VpP
、チップイネーブル信号CE、出力イネーブル信号OE
及びアドレス信号AOに応じて各種の制御信号を形成す
る。
にされ、外部端子から供給される書き込み高電圧VpP
、チップイネーブル信号CE、出力イネーブル信号OE
及びアドレス信号AOに応じて各種の制御信号を形成す
る。
書き込みパルスiは、そのレベルが端子Vpp、OE及
びCEに供給される制御信号によって決定される。書き
込みパルス11は、書き込み電圧端子Vpρが12V程
度の書き込み電圧レベルの高い電圧にされ、しかも出力
イネーブル信号OEがハイレベルにされている時にチッ
プ選択信号GEがロウレベルにされると、それに応じて
ロウレベルにされる。この書き込みパルス宜は、端子V
Ppがはゾ電源電圧Vccのレベル又はは譬゛接地電位
のレベルにされている時、端子VpPが高電圧にされて
る時であってもチップイネーブル信号GEがハイレベル
にされている時、及び出力イネーブル信号OEがロウレ
ベルにされている時、それに応じてハイレベルにされる
。
びCEに供給される制御信号によって決定される。書き
込みパルス11は、書き込み電圧端子Vpρが12V程
度の書き込み電圧レベルの高い電圧にされ、しかも出力
イネーブル信号OEがハイレベルにされている時にチッ
プ選択信号GEがロウレベルにされると、それに応じて
ロウレベルにされる。この書き込みパルス宜は、端子V
Ppがはゾ電源電圧Vccのレベル又はは譬゛接地電位
のレベルにされている時、端子VpPが高電圧にされて
る時であってもチップイネーブル信号GEがハイレベル
にされている時、及び出力イネーブル信号OEがロウレ
ベルにされている時、それに応じてハイレベルにされる
。
相補アドレス信号aO+70は、アドレス信号AOに基
づいて形成される。
づいて形成される。
制御信号oeは、チップイネーブル信号CEと出力イネ
ーブル信号OEとに基づいて形成され、それらの信号が
共にロウレベルなら、それに応じてハイレベルにされる
。
ーブル信号OEとに基づいて形成され、それらの信号が
共にロウレベルなら、それに応じてハイレベルにされる
。
信号10・マ1及びaO・;τは、相補アドレス信号1
0及びaOと書き−込みバルスマ1とに基づいて形成さ
れ、書き込みパルスiτがハイレベルナラ、その一方が
ハイレベルにされ、他方がロウレベルにされる。これら
の信号丁0−71及びaO・71は、書き込みパルス;
1がロウレベルなら、相補アドレス信号aQ及びaOの
レベルにかかわらずにロウレベルにされる。
0及びaOと書き−込みバルスマ1とに基づいて形成さ
れ、書き込みパルスiτがハイレベルナラ、その一方が
ハイレベルにされ、他方がロウレベルにされる。これら
の信号丁0−71及びaO・71は、書き込みパルス;
1がロウレベルなら、相補アドレス信号aQ及びaOの
レベルにかかわらずにロウレベルにされる。
したがって、端子Vf11)が高電圧にされ、信号O百
がハイレベルにされている時において上記チ・ノブ選択
信号CEがロウレベルにされると書き込み回路WOA、
WOB等は非選択状態にされ、それぞれの出力はハイイ
ンピーダンス状態にされる。
がハイレベルにされている時において上記チ・ノブ選択
信号CEがロウレベルにされると書き込み回路WOA、
WOB等は非選択状態にされ、それぞれの出力はハイイ
ンピーダンス状態にされる。
この状態において、信号OEがロウレベルにされると、
その出力ハイインピーダンス状態にされていた読み出し
回路RO等が動作状態にされ、読み出し動作が実行され
る。
その出力ハイインピーダンス状態にされていた読み出し
回路RO等が動作状態にされ、読み出し動作が実行され
る。
上記高電圧vppが5V又は回路の接地電位であって、
チップ選択信号CEと出力イネーブル信号OEがロウレ
ベルにされると、上記書き込み回路WOA、WOB等は
、非動作状態にされ、その出力がハイインピーダンス状
態にされる。この時、読み出し回路が動作状態にされ、
データの読み出しが行われる。
チップ選択信号CEと出力イネーブル信号OEがロウレ
ベルにされると、上記書き込み回路WOA、WOB等は
、非動作状態にされ、その出力がハイインピーダンス状
態にされる。この時、読み出し回路が動作状態にされ、
データの読み出しが行われる。
次に、第2図に示したタイミング図に従って、上記実施
例のEPROMの書き込み動作を説明する。
例のEPROMの書き込み動作を説明する。
書き込み動作においては、予めfき込み高電圧端子Vi
al)かは\12Vの高電圧にされ、端子OE及びCB
かはv5vのハイレベルにされている。
al)かは\12Vの高電圧にされ、端子OE及びCB
かはv5vのハイレベルにされている。
そして、アドレス信号A1〜Akによって各メモリアレ
・イMOA、MOB−M7A、M7Bのそれぞれの1つ
のワード線とデータ線とが選択状態にされる。この時、
外部アドレス信号AOがハイレベルにされているなら、
それによって書き込み回路WO/’、−W?Aが動作状
態にされる。これにより、外部端子Do−D7に供給さ
れている書き込みデータ信号d00〜d17は、一方の
メモリアレイMOA−M7Aに対して設けられた書き込
み回路WOA−W?Aに取り込まれて保持される。
・イMOA、MOB−M7A、M7Bのそれぞれの1つ
のワード線とデータ線とが選択状態にされる。この時、
外部アドレス信号AOがハイレベルにされているなら、
それによって書き込み回路WO/’、−W?Aが動作状
態にされる。これにより、外部端子Do−D7に供給さ
れている書き込みデータ信号d00〜d17は、一方の
メモリアレイMOA−M7Aに対して設けられた書き込
み回路WOA−W?Aに取り込まれて保持される。
この動作は、単に書き込み信号d00−d17を取り込
むだけであるので、極めて高速に行える。。
むだけであるので、極めて高速に行える。。
したがうて、上記アドレス信号AOのハイレベルの期間
は極短くされて良い0次に、アドレス信号AOがハイレ
ベルにされると、それに応じて他方のメモリアレイMO
B−M、7Bに対して設けられた書き込み回路WO8−
W7Bが動作状態にされ、外部端子DO〜D7に供給さ
れている書き込みデータ信号dlo〜d17がそれらの
回路WOB〜W7Bに取り込まれる。このような動作タ
イミングに合わせて、チップイネーブル信号CEが第2
図に示されようにロウレベルにされると、それに応じて
書き込みパルスマ1が第2図のようにロウレベルにされ
る゛。書き込みパルスweのロウレベルによって、書き
込み回路WOA、WOBないしW?A、W7Bに取り込
まれたデータ信号は、対応する共通データ線、カラムス
イッチ及びデータ線を介してメモリアレイの選択状態の
メモリセルに供給される。すわなち、1回の書き込み動
作で、16ビツトからなるデータのWI8込みを行うこ
とができる。
は極短くされて良い0次に、アドレス信号AOがハイレ
ベルにされると、それに応じて他方のメモリアレイMO
B−M、7Bに対して設けられた書き込み回路WO8−
W7Bが動作状態にされ、外部端子DO〜D7に供給さ
れている書き込みデータ信号dlo〜d17がそれらの
回路WOB〜W7Bに取り込まれる。このような動作タ
イミングに合わせて、チップイネーブル信号CEが第2
図に示されようにロウレベルにされると、それに応じて
書き込みパルスマ1が第2図のようにロウレベルにされ
る゛。書き込みパルスweのロウレベルによって、書き
込み回路WOA、WOBないしW?A、W7Bに取り込
まれたデータ信号は、対応する共通データ線、カラムス
イッチ及びデータ線を介してメモリアレイの選択状態の
メモリセルに供給される。すわなち、1回の書き込み動
作で、16ビツトからなるデータのWI8込みを行うこ
とができる。
新たなアドレス信号A1〜Akの設定とアドレス信号A
Oの変化と、チップイネーブル信号CEの変化に応じて
、第1図のメモリアレイの複数のメモリセルのそれぞれ
に、データが書き込まれる。
Oの変化と、チップイネーブル信号CEの変化に応じて
、第1図のメモリアレイの複数のメモリセルのそれぞれ
に、データが書き込まれる。
おな、書き込み動作後の読み出し動作、すなわちベリフ
ァイ動作は、チップイネーブル信号CEをロウレベルに
した状態において、出力イネーブル信号oEをロウレベ
ルにすることにより実行される。
ァイ動作は、チップイネーブル信号CEをロウレベルに
した状態において、出力イネーブル信号oEをロウレベ
ルにすることにより実行される。
読み出し動作の時には、アドレス信号aQ、aQに従っ
て、伝送ゲートMOSFETQ17.Q18が選択的に
オン状態にされるので、上記アドレス信号AOとA1−
とにより選択状態にされる8ビツトからなるデータの読
み出しを行うことができる。すなわち、この実施例のE
PROM装置からのデータアクセスは、本発明が通用さ
れていなt+)EPROM装置からのそれと同じにでき
る。
て、伝送ゲートMOSFETQ17.Q18が選択的に
オン状態にされるので、上記アドレス信号AOとA1−
とにより選択状態にされる8ビツトからなるデータの読
み出しを行うことができる。すなわち、この実施例のE
PROM装置からのデータアクセスは、本発明が通用さ
れていなt+)EPROM装置からのそれと同じにでき
る。
(l> −対のメモリアレイに対して一対の書き込み回
路を設けることにより、形式的には2つのサイクルによ
り書き込みデータの取り込みを行うが、この書き込みデ
ータの取り込みに要する時間は極めて短時間に行うこと
ができる。これにより、実質的なメモリセルへの書き込
み時間は、上記取り込んだ書き込みデータに従い2倍の
メモリセルに対して同時に行うから、はり2倍もの速度
で行うことができるという効果が得られる。
路を設けることにより、形式的には2つのサイクルによ
り書き込みデータの取り込みを行うが、この書き込みデ
ータの取り込みに要する時間は極めて短時間に行うこと
ができる。これにより、実質的なメモリセルへの書き込
み時間は、上記取り込んだ書き込みデータに従い2倍の
メモリセルに対して同時に行うから、はり2倍もの速度
で行うことができるという効果が得られる。
(2)一対のメモリアレイを同時に選択状態にすること
によって、次々と記憶情報の読み出しを行うとき、奇数
番のアドレスが割り当てられたメモリアレイがすでに選
択状態にされているから、高速読み出しが可能になる。
によって、次々と記憶情報の読み出しを行うとき、奇数
番のアドレスが割り当てられたメモリアレイがすでに選
択状態にされているから、高速読み出しが可能になる。
(3)上記(2)のように、アドレス信号を歩進させて
次々にメモリセルの読み出しを行う時、アドレスデコー
ダ回路の動作サイクル数が半減する。これによって、ア
ドレスデコーダやアドレスバッファを信号の変化時しか
電流消費を行わないCMO3回路により構成した場合に
は、より低消費電力化を図ることができるという効果が
得られる。
次々にメモリセルの読み出しを行う時、アドレスデコー
ダ回路の動作サイクル数が半減する。これによって、ア
ドレスデコーダやアドレスバッファを信号の変化時しか
電流消費を行わないCMO3回路により構成した場合に
は、より低消費電力化を図ることができるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、 flJえば、メモリ
アレイの数は、単位のワードを構成するビット数に従っ
て決定されるものであるつ例えば、1ワードを4ビツト
とする場合、データ端子はDO〜D3の4本とされ、・
を対のメモリアし・イ及びをき込み回路を設ければ良い
にの発明におけるそれぞれのメモリアレイは、半導体基
板上に配置されるメモリマントと必ずしも一対−に対応
されなくて良い。例えば、パリティビットの設定の必要
性から1組のデータが奇数ビットから構成される場合に
おいて、その奇数ビットのそれぞれに一対一に対応した
メモリマントを考えることは、次の点から好ましいと言
えない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、 flJえば、メモリ
アレイの数は、単位のワードを構成するビット数に従っ
て決定されるものであるつ例えば、1ワードを4ビツト
とする場合、データ端子はDO〜D3の4本とされ、・
を対のメモリアし・イ及びをき込み回路を設ければ良い
にの発明におけるそれぞれのメモリアレイは、半導体基
板上に配置されるメモリマントと必ずしも一対−に対応
されなくて良い。例えば、パリティビットの設定の必要
性から1組のデータが奇数ビットから構成される場合に
おいて、その奇数ビットのそれぞれに一対一に対応した
メモリマントを考えることは、次の点から好ましいと言
えない。
すなわち、複数のメモリマントは、通常半導体基板上に
行列配置される。この場合、メモリマトリックスが奇数
個なら、通常、方形パターンとされる半導体基板上に空
きスペースが生ずることになる。半導体基板表面の有効
活用のために、例えば、1つのメモリアレイに対して複
数ビットのデータのアクセスが可能となるように複数の
共通データ線と複数のカラムスイッチを設けることがで
きる。
行列配置される。この場合、メモリマトリックスが奇数
個なら、通常、方形パターンとされる半導体基板上に空
きスペースが生ずることになる。半導体基板表面の有効
活用のために、例えば、1つのメモリアレイに対して複
数ビットのデータのアクセスが可能となるように複数の
共通データ線と複数のカラムスイッチを設けることがで
きる。
例えば、1組のデータが9ビツトからなる場合、その9
ビツトのデータを4ビツトのデータと5ビツトのデータ
とに分けて2つのメモリアレイから得るようにすること
ができる。この場合、2つのメモリアレイが相互に同じ
サイズになるようにするため、4ビツトのデータの複数
と5ビツトのデータの複数が2つのメモリアレイに交互
に設定される。
ビツトのデータを4ビツトのデータと5ビツトのデータ
とに分けて2つのメモリアレイから得るようにすること
ができる。この場合、2つのメモリアレイが相互に同じ
サイズになるようにするため、4ビツトのデータの複数
と5ビツトのデータの複数が2つのメモリアレイに交互
に設定される。
各書き込み回路に対するデータ取り込み制御は、EPR
OM装置の利用複雑化を避けるために、実施例のように
アドレス信号によって行われることが望ましい、・しか
しながら、必要なら、データ取り込み制御のためにE
P ROM装置に、そのための専用の制御端子が設けら
れても良い。専用の制御端子の設置が望ましくないなら
ば、例えばチップイネーブル端子CBのような制御端子
に、電源電圧Vccレベルを越えるような特別なレベル
の信号を検出する検出回路が設けられ、この検出回路の
出力によってデータ取り込みの制御が実行されるように
されてもよい。
OM装置の利用複雑化を避けるために、実施例のように
アドレス信号によって行われることが望ましい、・しか
しながら、必要なら、データ取り込み制御のためにE
P ROM装置に、そのための専用の制御端子が設けら
れても良い。専用の制御端子の設置が望ましくないなら
ば、例えばチップイネーブル端子CBのような制御端子
に、電源電圧Vccレベルを越えるような特別なレベル
の信号を検出する検出回路が設けられ、この検出回路の
出力によってデータ取り込みの制御が実行されるように
されてもよい。
1つのデータ入出力端子、例えばDOに結合される杏き
込み回路WOAとWOBは、両方とも信号保持回路を持
っている。しかしながら、書き込み回路WOAとWOB
のうちの書き込まれるべきデータ信号が後のタイミング
において与えられる書き込み回路は、信号保持回路を持
っていなくてもよい。また、各回路は、NチャンネルM
O3FET又はPチャンネルMO3FETの一方のみで
構成するものの他、NチャンネルMO3FETとPチャ
ンネルMO3FETとの組み合わせにより構成されるC
MO3回路であってもよい。
込み回路WOAとWOBは、両方とも信号保持回路を持
っている。しかしながら、書き込み回路WOAとWOB
のうちの書き込まれるべきデータ信号が後のタイミング
において与えられる書き込み回路は、信号保持回路を持
っていなくてもよい。また、各回路は、NチャンネルM
O3FET又はPチャンネルMO3FETの一方のみで
構成するものの他、NチャンネルMO3FETとPチャ
ンネルMO3FETとの組み合わせにより構成されるC
MO3回路であってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるEPROM装置に
通用した場合について説明したが、これに限定されるも
のではなく、MNOS (メタル・ナイトライド・オキ
サイド・セミコンダクタ)のような記憶素子を用いて電
気的な消去を行うことができるEEPROM等の半導体
記憶装置に広く利用できるものである。
明をその背景となった技術分野であるEPROM装置に
通用した場合について説明したが、これに限定されるも
のではなく、MNOS (メタル・ナイトライド・オキ
サイド・セミコンダクタ)のような記憶素子を用いて電
気的な消去を行うことができるEEPROM等の半導体
記憶装置に広く利用できるものである。
第1図は、この発明が通用されたEPROM装置の一実
施例を示す回路図、 第2図は、その書き込み動作の一例を説明するためのタ
イミング図である。 XDCR,YDCR・・アドレスデコーダ、M−ARY
O,MOA、MOB〜M7A、M2R・・メモリアレイ
、WOA、WOB〜W?A、W7B・・書き込み回路、
RO〜R7・・読み出し回代理人弁理士 向W 門人
\さう。
施例を示す回路図、 第2図は、その書き込み動作の一例を説明するためのタ
イミング図である。 XDCR,YDCR・・アドレスデコーダ、M−ARY
O,MOA、MOB〜M7A、M2R・・メモリアレイ
、WOA、WOB〜W?A、W7B・・書き込み回路、
RO〜R7・・読み出し回代理人弁理士 向W 門人
\さう。
Claims (1)
- 【特許請求の範囲】 1、ゲートに結合されるワード線の選択レベルに対して
高いしきい値電圧又は低いしきい値電圧を持つように電
気的な書き込みが行われる記憶素子がマトリックス配置
されて構成されたメモリアレイと、メモリアレイの各デ
ータ線にそれぞれカラム選択回路を介して共通に結合さ
れる複数の共通データ線と、これらの共通データ線にそ
れぞれその出力が結合された複数の書き込み回路と、読
み出し制御信号と所定のアドレス信号により選択的に動
作状態にされるスイッチ回路を介して上記共通データ線
のそれぞれのデータがその入力に供給される読み出し回
路とを含むことを特徴とする半導体記憶装置。 2、上記メモリアレイは、上記書き込み回路に一対一に
設けられた複数のメモリアレイから構成され、上記複数
の書き込み回路の入力端子と上記読み出し回路の出力端
子とは共通の外部端子に結合されるものであり、上記書
き込み回路のそれぞれは、それぞれの対応するメモリア
レイに割り当てられたアドレス信号と書き込み動作制御
信号に従って動作状態にされ、外部端子から供給された
書き込み信号を保持する機能を持つものであることを特
徴とする特許請求の範囲第1項記載の半導体記憶装置。 3、上記記憶素子は、FAMOSトランジスタであるこ
とを特徴とする特許請求の範囲第1又は第2項記載の半
導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59199576A JPS6180597A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
US06/770,576 US4691298A (en) | 1984-09-26 | 1985-08-29 | Semiconductor memory |
US07/075,986 US4788665A (en) | 1984-09-26 | 1987-07-21 | Semiconductor memory |
US07/277,131 US4905195A (en) | 1984-09-26 | 1988-11-29 | Semiconductor memory |
US07/480,009 US4984212A (en) | 1984-09-26 | 1990-02-14 | Semiconductor memory |
US07/637,798 US5136546A (en) | 1984-09-26 | 1991-01-07 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59199576A JPS6180597A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6180597A true JPS6180597A (ja) | 1986-04-24 |
Family
ID=16410129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59199576A Pending JPS6180597A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
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